JPS59215124A - Ｃｍｏｓ選択回路 - Google Patents
Ｃｍｏｓ選択回路Info
- Publication number
- JPS59215124A JPS59215124A JP58089122A JP8912283A JPS59215124A JP S59215124 A JPS59215124 A JP S59215124A JP 58089122 A JP58089122 A JP 58089122A JP 8912283 A JP8912283 A JP 8912283A JP S59215124 A JPS59215124 A JP S59215124A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- input
- output
- switch
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＣＭＯ８選択回路、更に詳しく言えばデジタル
信号をＣＭＯ８回路によって選択する選択回路に係り、
特にＭＯ８ＬＳＩに好適なＣＭＯ８選択回路に関する。
信号をＣＭＯ８回路によって選択する選択回路に係り、
特にＭＯ８ＬＳＩに好適なＣＭＯ８選択回路に関する。
従来の相補型ＭＯ８（以下ｃＭｏｓと略す）のデジタル
信号選択回路は、第１図に示すように選択信号（１及び
３）によって、どちらか一方の入力信号（２及び４）を
選び出力信号１２を得るものである。第１図は入力信号
全還ぶスイッチとして、いわゆるＣＭＯＳスイッチ（９
及び１０）を使用した例である。また第２図はＣＭＯＳ
スイッチの変わりにクロックドゲート（１３及び１４）
として知られる回路を使用して構成した選択回路の例で
ある。このように従来の選択回路は、スイッチとしてＰ
チャンネルＭＯ８）ランジスタ（以下ＰＭＯ８と略す）
と、Ｎチャンネルトランジスタ（以下ＮＭＯ８と略す）
をペアで使用していたので、選択信号としてその反転信
号を生成するインバータ（５及び７）が必要であり、そ
のため回路を構成する素子が多いと言う欠点があった。
信号選択回路は、第１図に示すように選択信号（１及び
３）によって、どちらか一方の入力信号（２及び４）を
選び出力信号１２を得るものである。第１図は入力信号
全還ぶスイッチとして、いわゆるＣＭＯＳスイッチ（９
及び１０）を使用した例である。また第２図はＣＭＯＳ
スイッチの変わりにクロックドゲート（１３及び１４）
として知られる回路を使用して構成した選択回路の例で
ある。このように従来の選択回路は、スイッチとしてＰ
チャンネルＭＯ８）ランジスタ（以下ＰＭＯ８と略す）
と、Ｎチャンネルトランジスタ（以下ＮＭＯ８と略す）
をペアで使用していたので、選択信号としてその反転信
号を生成するインバータ（５及び７）が必要であり、そ
のため回路を構成する素子が多いと言う欠点があった。
本発明の目的は、従来のＣＭＯ８選択回路に比べ構成す
る素子数が少なく、占有面積の小さい選択回路を提供す
ることにある。
る素子数が少なく、占有面積の小さい選択回路を提供す
ることにある。
上記の目的を達成するために本発明では、入力信号のス
イッチとしてＮＭＯ８’ｅ用いることにより、スイッチ
全構成していたＰＭＯ８を省略するとともに、Ａ釈侶号
の反転信号を生成するゲートも不用にして素子数を減少
させている。
イッチとしてＮＭＯ８’ｅ用いることにより、スイッチ
全構成していたＰＭＯ８を省略するとともに、Ａ釈侶号
の反転信号を生成するゲートも不用にして素子数を減少
させている。
さらに、ＮＭＯＳスイッチを使用することにより生ずる
スイッチ出力のレベル低下とこれを入力とするゲートの
消費電力の増大といった問題は、ゲート出力から入力へ
ＰＭＯ８により帰還をかけることによって解決している
。
スイッチ出力のレベル低下とこれを入力とするゲートの
消費電力の増大といった問題は、ゲート出力から入力へ
ＰＭＯ８により帰還をかけることによって解決している
。
以下、本発明を実施例により説明する。第３図□ は
本発明による選択回路の一実施例の回路図で、回路の構
成は人力信号（２及び４）を受けるゲート（６及び８）
、選択信号（１及び３）により人力信号すなわちゲート
６及び８の出力を選ぶＮＭＯＳスイッチ（１５及び１６
）、スイッチ１５と１６の出力を受けて選択された出力
信号１２を出力するゲート１１、スイッチ出力のレベル
低下を防ぐため出力信号１２をゲート端子に、ソース端
子を正電源１８に、ドレイン端子をスイッチ出力に接続
したｐｍｏｓ１７より構成されている。次にこの回路の
動作を説明する。入力信号はＮＭＯＳスイッチにより、
どちらか一方が選ばれてゲート１１の入力となる。とこ
ろがＮＭＯＳスイッチの特性上、ハイレベル側のスイッ
チ出力電圧はＮ Ｍ ＯＳの閾値電圧（以後ＶＴ■と略
す）だけ低下してしまう。このため、もし２ＭＯ８１７
が無ければ、ＣＭＯＳゲート１１には貫通電流が流れ、
ＣＭＯ８本来の特長であど低電力性が失なわれてしまう
。これに対して、２ＭＯ８１７は、ゲート１１の出力を
七の入力側へ帰還することによｐ１スイッチ出力のレベ
ル低下を防止している。すなわち、ゲート１１の入力が
電源電圧よ、ＱＶｔｕだけ低いハイレベルになると、ゲ
ート１１の出力がローレベル反転させられ、２ＭＯ８１
７のゲートがローレベルになり、２ＭＯ８１７のドレイ
ン端子とソース端子すなわちスイッチ出力と正電源１８
が短絡され、最終的にスイッチ出力すなわちゲート１１
の入力が電源電圧に等しいノ・イレベルＫｍする。
本発明による選択回路の一実施例の回路図で、回路の構
成は人力信号（２及び４）を受けるゲート（６及び８）
、選択信号（１及び３）により人力信号すなわちゲート
６及び８の出力を選ぶＮＭＯＳスイッチ（１５及び１６
）、スイッチ１５と１６の出力を受けて選択された出力
信号１２を出力するゲート１１、スイッチ出力のレベル
低下を防ぐため出力信号１２をゲート端子に、ソース端
子を正電源１８に、ドレイン端子をスイッチ出力に接続
したｐｍｏｓ１７より構成されている。次にこの回路の
動作を説明する。入力信号はＮＭＯＳスイッチにより、
どちらか一方が選ばれてゲート１１の入力となる。とこ
ろがＮＭＯＳスイッチの特性上、ハイレベル側のスイッ
チ出力電圧はＮ Ｍ ＯＳの閾値電圧（以後ＶＴ■と略
す）だけ低下してしまう。このため、もし２ＭＯ８１７
が無ければ、ＣＭＯＳゲート１１には貫通電流が流れ、
ＣＭＯ８本来の特長であど低電力性が失なわれてしまう
。これに対して、２ＭＯ８１７は、ゲート１１の出力を
七の入力側へ帰還することによｐ１スイッチ出力のレベ
ル低下を防止している。すなわち、ゲート１１の入力が
電源電圧よ、ＱＶｔｕだけ低いハイレベルになると、ゲ
ート１１の出力がローレベル反転させられ、２ＭＯ８１
７のゲートがローレベルになり、２ＭＯ８１７のドレイ
ン端子とソース端子すなわちスイッチ出力と正電源１８
が短絡され、最終的にスイッチ出力すなわちゲート１１
の入力が電源電圧に等しいノ・イレベルＫｍする。
尚、本実施例では簡単のため入力信号は２つで説明した
が、それ以上でもかまわない。また、スイッチ１５．１
６をＮＭＯ８，帰還用トランジスタ１７をＰＭＯ８とし
ているが、トランジスタの極性を反転してスイッチ１５
．１６’ｉＰＭＯ８゜帰還用トランジスタ１７’ｋＮＭ
Ｏ８として電源１８を負側（ローレベル側）電源とする
構成により本発明の目的を達せられる。、 〔発明の効果〕 本発明によれば回路を構成する素子数を、従来回路に比
べて約１７２に減少できるので、ＬＳＩにおける占有面
積を１／２に小さくできる効果がある。
が、それ以上でもかまわない。また、スイッチ１５．１
６をＮＭＯ８，帰還用トランジスタ１７をＰＭＯ８とし
ているが、トランジスタの極性を反転してスイッチ１５
．１６’ｉＰＭＯ８゜帰還用トランジスタ１７’ｋＮＭ
Ｏ８として電源１８を負側（ローレベル側）電源とする
構成により本発明の目的を達せられる。、 〔発明の効果〕 本発明によれば回路を構成する素子数を、従来回路に比
べて約１７２に減少できるので、ＬＳＩにおける占有面
積を１／２に小さくできる効果がある。
図面の簡単な説明 □
第１図は従来のＣＭＯ８選択回路、第２図はクロックド
ゲートを使用した従来のＣＭＯ８選択回路、第３図は本
発明によるＣＭＯ８選択回路の一実施例の回路である。
ゲートを使用した従来のＣＭＯ８選択回路、第３図は本
発明によるＣＭＯ８選択回路の一実施例の回路である。
１．３・・・選択信号、２，４・・・入力信号、５，６
゜７．８．１１・・・ＣＭＯＳインバータ、９．１０・
・・ＣＭＯＳスイッチ、１２・・・出力信号、１３．１
４・・・クロックドゲート、１５，１６・・・ＮＭＯＳ
スイッチ、１７・・・ＰＭＯ８）ランジスタ、１８・・
・電源第 １ 図 （ 第２ 図 Ｙ ５ 図
゜７．８．１１・・・ＣＭＯＳインバータ、９．１０・
・・ＣＭＯＳスイッチ、１２・・・出力信号、１３．１
４・・・クロックドゲート、１５，１６・・・ＮＭＯＳ
スイッチ、１７・・・ＰＭＯ８）ランジスタ、１８・・
・電源第 １ 図 （ 第２ 図 Ｙ ５ 図
Claims (1)
- １、 相補型ＭＯＳトランジスタから成るゲートと、前
記ゲート出力信号を入力とする第１の極性のトランジス
タによるスイッチと、上記スイッチ出力を入力とする相
補型Ｍｏｓトランジスタゲートよシ成るＭＯ８回路にお
、いて、上記ゲート出力をゲート端子入力とする第２の
極性のトランジスタを、上記ゲート大刀と電源との間に
設けたことを特徴とするＣＭＯ８選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58089122A JPS59215124A (ja) | 1983-05-23 | 1983-05-23 | Ｃｍｏｓ選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58089122A JPS59215124A (ja) | 1983-05-23 | 1983-05-23 | Ｃｍｏｓ選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59215124A true JPS59215124A (ja) | 1984-12-05 |
Family
ID=13962080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58089122A Pending JPS59215124A (ja) | 1983-05-23 | 1983-05-23 | Ｃｍｏｓ選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59215124A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6382514A (ja) * | 1986-09-26 | 1988-04-13 | Toshiba Corp | 絶縁ゲ−ト型論理回路 |
| EP0771074A2 (en) * | 1995-10-24 | 1997-05-02 | International Business Machines Corporation | Dynamic CMOS circuits |
| US7282958B2 (en) | 2004-01-28 | 2007-10-16 | Samsung Electronics Co., Ltd. | Multiplex (MUX) circuit having a single selection signal and method of generating a MUX output signal with single selection signal |
-
1983
- 1983-05-23 JP JP58089122A patent/JPS59215124A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6382514A (ja) * | 1986-09-26 | 1988-04-13 | Toshiba Corp | 絶縁ゲ−ト型論理回路 |
| EP0771074A2 (en) * | 1995-10-24 | 1997-05-02 | International Business Machines Corporation | Dynamic CMOS circuits |
| EP0771074A3 (en) * | 1995-10-24 | 1998-02-25 | International Business Machines Corporation | Dynamic CMOS circuits |
| US7282958B2 (en) | 2004-01-28 | 2007-10-16 | Samsung Electronics Co., Ltd. | Multiplex (MUX) circuit having a single selection signal and method of generating a MUX output signal with single selection signal |
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