JP2680922B2 - Ｃｍｏｓ論理回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMOS論理回路に関する。

〔従来の技術〕

従来CMOSで構成された論理回路は、ＰチャネルMOSト
ランジスタとＮチャネルMOSトランジスタとを並列また
は直列に接続することにより構成される。

第３図はこのような従来の２入力NOR回路の一例の回
路図である。第３図において、この２入力（A,B）のNOR
回路は、直列接続されたＰチャネルMOSトランジスタP1,
P2と、並列接続されたＮチャネルMOSトランジスタN1,N2
とによって構成され、２つの入力A,Bの論理和否定（NO
R）が出力される。

〔発明が解決しようとする課題〕 前述した従来の論理回路では、入力Ａが変化する場合
の論理閾値電圧、入力Ｂが変化する場合の論理閾値電
圧、また２つの入力A,Bが共に変化する場合の論理閾値
電圧が異なってる。

すなわち、１入力の場合と２入力の場合との論理閾値
電圧の変動が大きく、特に多入力論理回路の場合には雑
音余裕が減少する欠点があった。

CMOS論理回路における閾値は、入力信号に対して電源
電位と出力端子との間に形成されるパスに生じる抵抗値
と、設置電位および出力端子間に形成されるパスに生じ
る抵抗値との比で決っている。

しかしながら、第３図に示したNOR回路においては、
入力信号の状態、すなわち、１つの入力信号のみが論理
レベルのハイレベル（以下、１レベルと称す）、または
２つの入力信号が共に１になる状態によって、接地電位
と出力端子とをの間で生じるパスが１つまたは２つの状
態が存在する。そのため、これらのパスの抵抗値と電源
電位および出力端子間に生じるパスの抵抗値との比が入
力信号の状態により変化してしまうという不具合があっ
た。

CMOS論理回路において閾値が変動するということは、
入力信号が変化してから出力信号が変化するまでの応答
時間も変化してしまうとこと示し、常に同一の応答時間
を確保する必要がある回路においては問題となってい
た。

前記の問題を解決するための手段として、第４図（特
公昭62−274925）の様に、並列に接続されているトラン
ジスタＰ群と直列に電流制限回路（ここでは抵抗Ｒ）を
接続することによって、論理閾値電圧の変動を小さくす
る構成があるが、この電流制限回路のため、出力電圧の
変化が遅くなる傾向があった。

本発明の目的は、前記欠点を解決するために、電源電
位および出力端子間に生じるパスの抵抗値と、出力端子
および接地電位間に生じるパスの抵抗値とがそれぞれ入
力信号の状態によって変動するのを抑制し、入力数の変
化に起因する論理閾値電圧の変動を小さくし、かつ出力
電圧の変動を抑制するCMOS論理回路を提供することにあ
る。

〔課題を解決するための手段〕

本発明のCMOS論理回路の特徴は、相補型MOSトランジ
スタ回路で構成され複数の信号入力端子を有する論理回
路において、一方極性の第１および第２のMOSトランジ
スタの直列接続体と他方極性の第３および第４のMOSト
ランジスタの直列接続体並に第５および第６のMOSトラ
ンジスタの直列接続体の並列接続体とが出力端子を介し
て直列接続され、前記第１および前記第２のMOSトラン
ジスタの直列接続接点と前記第５のMOSトランジスタの
ゲート電極と前記第３および前記第４のMOSトランジス
タの直列接続点とがそれぞれ共通接続され、前記第１の
MOSトランジスタと前記第３および前記第４のMOSトラン
ジスタのゲート電極とをそれぞれ第１の信号入力端と
し、前記第２のMOSトランジスタおよび前記第６のMOSト
ランジスタのゲート電極をそれぞれ第２の信号入力端と
して構成されることにある。

〔実施例〕

次に本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第１の実施例の回路図である。

第１図において、第１の実施例は、２入力NOR回路構
成である。

即ち、入力A,Bがそれぞれ印加されるＰチャネルMOSト
ランジスタP1,P2と、ＮチャネルMOSトランジスタN1,N2,
N3,N4と端子101と、出力端子102とを備え、第１の電源
および出力端102間にＰチャネルMOSトランジスタP1,P2
が直列接続され、この出力端102および第２の電源間
に、ＮチャネルMOSトランジスタN1,N2の直列接続体とＮ
チャネルMOSトランジスタN3,N4の直列接続体とが互に並
列状態で接続され、ＰチャネルMOSトランジスタP1,P2の
直列接続点101とＮチャネルMOSトランジスタN3のゲート
電極とＮチャネルMOSトランジスタN1,N2の直列接続点と
がそれぞれ共通接続され、ＰチャネルMOSトランジスタP
1、ＮチャネルMOSトランジスタN1およびN2のゲート電極
をそれぞれ信号Ａの入力端とし、ＰチャネルMOSトラン
ジスタP2およびＮチャネルMOSトランジスタN4のゲート
電極をそれぞれ信号Ｂの入力端とするように構成され
る。

次に、本実施例の動作について説明する。

入力A,Bが（1,0）で印加された場合、ＮチャネルMOS
トランジスタN1,N2は導通（ON）状態となり、端子101は
０レベルが印加され、ＮチャネルMOSトランジスタN3は
非導通（OFF）状態となる。そのため、出力端子102の電
圧は、ＮチャネルMOSトランジスタN1,N2によって０レベ
ルに決まる。

入力A,Bが（1,1）で印加された場合は、入力A,Bが
（1,0）に印加された場合と同様に、端子101が０レベル
で印加されるために、出力端子102の電圧は、Ｎチャネ
ルMOSトランジスタN1,N2によって０レベルに決まる。

入力A,Bが（0,0）で印加された場合は、ＰチャネルMO
SトランジスタP1,P2は導通状態、ＮチャネルMOSトラン
ジスタN1,N2,N4は非導通状態となり、出力端子102はＰ
チャネルMOSトランジスタP1,P2によって、１レベルに決
まる。

２入力NOR回路においては、入力A,Bの状態は、それぞ
れ（0,0）、（1,0）、（0,1）、（1,1）が存在する。入
力A,Bが（0,0）の場合には出力は１レベルが出力され、
その他の入力状態では０レベルが出力されるが、図３で
説明した従来の２入力NOR回路は、（1,1）の場合と（1,
0），（0,1）の場合とでは、出力端301および接地電位
間のパスの本数が異なる。すなわち、（1,1）の場合は
ＮチャネルMOSトランジスタN1,N2が並列状態で導通する
のに対し、（1,0），（0,1）の場合はＮチャネルMOSト
ランジスタN1,N2がそれぞれ単独に導通するので、並列
状態と単独状態とではパスの抵抗値が異なっていた。

これに対し、本発明では、上述したように入力信号A,
Bが（1,1），（1,0）の状態でＮチャネルMOSトランジス
タN1,N2が導通するため接続点101が接地電位と同電位に
なり、ＮチャネルMOSトランジスタN3が非導通となり、
信号Ｂが印加されるＮチャネルMOSトランジスタN4が接
続されている出力端子102および接地電位間のパスは発
生しない。すなわち入力信号A,Bが（1,1）の場合には出
力端子102および接地電位間のパスはＮチャネルMOSトラ
ンジスタN1,N2の直列接続による抵抗値をもち、入力信
号が（1,0）場合には出力端子102および接地電位間のパ
スは、ＰチャネルMOSトランジスタP2およびＮチャネルM
OSトランジスタN1の並列接続回路にＮチャネルMOSトラ
ンジスタN2が直列接続されることによる抵抗値をもつこ
とになる。

ここで、ＰチャネルMOSトランジスタP2のON抵抗がＮ
チャネルMOSトランジスタN1のON抵抗に比較して大きい
抵抗値になるように設計することにより、入力信号A,B
が（1,0）の場合に出力端子102および接地電位間で形成
されるパスの抵抗値と、入力信号A,Bが（1,1）の場合に
出力端子102および接地電位間で形成されるパスの抵抗
値との差を小さくすることができる。

また、入力信号A,Bが（0,1）の状態では、Ｐチャネル
MOSトランジスタP1が導通し、接続点101が１レベルとな
るのでN3が導通し、入力信号ＢによってＮチャネルMOS
トランジスタN4も導通するので、出力端子102および接
地電位間のパスはＮチャネルMOSトランジスタN3,N4の直
列接続による抵抗値をもつことになる。

上述の結果より、論理閾値の変動は、ＰチャネルMOS
トランジスタP2およびＮチャネルMOSトランジスタN1
と、ＮチャネルMOSトランジスタN1およびN2並びにＮチ
ャネルMOSトランジスタN3およびN4との導通時のドライ
ブ能力を調整することにより、最小におさえることが可
能となる。

第２図は本発明の第２の実施例の回路図である。第２
図において、本第２の実施例は、２入力NAND回路構成で
ある。即ち、入力A,Bがそれぞれ印加されるＮチャネルM
OSトランジスタN1,N2と、ＰチャネルMOSトランジスタP
1,P2,P3,P4と、出力端子202とを備えている。

前記実施例では、２入力NOR回路,2入力NAND回路につ
いて説明したが、これに制限されず、入力数は３以上で
あっても、本発明は同様に適用される。

また、本発明はNOR回路,NAND回路以外の論理回路にも
適用できるものである。

〔発明の効果〕

以上説明したように、本発明の論理回路においては、
出力０レベルのときには入力信号の状態が例えば２信号
であれば（1,0）、（0,1）および（1,1）で出力端子お
よび接地電位間のパスの抵抗値をＮチャネルMOSトラン
ジスタ２個の直列接続体で形成されるパスの抵抗値に十
分近づけることができるので、論理回路の閾値の変化を
抑制することができ、入力信号数による論理閾値の変動
を低く押さえる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のCMOS論理回路を示す回
路図、第２図は本発明の第２の実施例のCMOS論理回路を
示す回路図、第３図は従来の２入力NOR回路の一例を示
す回路図、第４図は従来の２入力NOR回路の論理閾値の
変動を押さえるための回路図である。 P1,P2,P3,P4……ＰチャネルMOSトランジスタ、N1,N2,N
3,N4……ＮチャネルMOSトランジスタ、Ｒ……抵抗。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】相補型MOSトランジスタ回路で構成され複
   数の信号入力端子を有する論理回路において、一方極性
   の第１および第２のMOSトランジスタの直列接続体と他
   方極性の第３および第４のMOSトランジスタの直列接続
   体並に第５および第６のMOSトランジスタの直列接続体
   の並列接続体とが出力端子を介して直列接続され、前記
   第１および前記第２のMOSトランジスタの直列接続点と
   前記第５のMOSトランジスタのゲート電極と前記第３お
   よび前記第４のMOSトランジスタの直列接続点とがそれ
   ぞれ共通接続され、前記第１のMOSトランジスタと前記
   第３および前記第４のMOSトランジスタのゲート電極と
   をそれぞれ第１の信号入力端とし、前記第２のMOSトラ
   ンジスタおよび前記第６のMOSトランジスタのゲート電
   極をそれぞれ第２の信号入力端として構成されることを
   特徴とするCMOS論理回路。