JP3811300B2 - Cmosバッファ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、いわゆるCMOS(Complementary MOS)トランジスタを有してなるバッファ回路に係り、特に、いわゆる貫通電流の抑圧を図ったものに関する。
【0002】
【従来の技術】
従来、この種の回路としては、例えば、図2に示されたような構成を有してなるものがある。
以下、同図を参照しつつ、その構成、動作を概括的に説明すれば、このCMOSバッファ回路は、その出力段が、電源とグランドとの間に直列接続された第5のPチャンネルCMOSトランジスタMP5と第5のNチャンネルCMOSトランジスタMN5とで構成されており、これら2つのトランジスタMP5及びMN5のゲートと入力端子22との間には、次述するような論理和回路20と、論理積回路21とが設けられた構成となっている。
すなわち、論理和回路20は、第1及び第2のPチャンネルCMOSトランジスタMP1,MP2と、第1及び第2のNチャンネルCMOSトランジスタMN1,MN2と、インバータIN1とを有してなり、入力端子22からの入力信号と、次述する論理積回路21の出力信号との論理和を生成し、その論理和出力がインバータIN1の出力端子から第5のPチャンネルCMOSトランジスタMP5のゲートに印加されると共に、次述する論理積回路21の一方の入力として印加されるようになっている。
【0003】
論理積回路21は、第3及び第4のPチャンネルCMOSトランジスタMP3,MP4と、第3及び第4のNチャンネルCMOSトランジスタMN3,MN4と、インバータIN2とを有してなり、入力端子22からの入力信号と、上述した論理和回路20の出力信号との論理積を生成し、その論理積出力がインバータIN2の出力端子から第5のNチャンネルCMOSトランジスタMN5のゲートに印加されると共に、上述した論理和回路20の一方の入力として印加されるようになっている。
そして、入力端子22に論理値Highの信号が印加されると、第5のPチャンネルCMOSトランジスタMP5のドレイン及び第5のNチャンネルCMOSトランジスタMN5のドレインが接続された出力端子23からは、論理値Lowの信号が出力される一方、入力端子22に論理値Lowの信号が印加されると、出力端子23からは、論理値Highの信号が出力されるようになっているものである。
【0004】
【発明が解決しようとする課題】
ところで、このCMOSバッファ回路は、第5のPチャンネルCMOSトランジスタMP5と第5のNチャンネルCMOSトランジスタMN5の動作状態の切り替わりの際に、双方のトランジスタを電源側からグランドへ流れるいわゆる貫通電流が極力小さくなるように構成されているという特徴を有するものである。
しかしながら、貫通電流の低減が図られる反面、その貫通電流の低減を図るため、このような貫通電流の抑圧を考慮していない通常のバッファ回路に比して素子数が多いことに加え、論理和回路20及び論理積回路21におけるいわゆる貫通電流の発生があるために、通常のバッファ回路に比して消費電流が大きいという問題があった。
【0005】
本発明は、上記実状に鑑みてなされたもので、従来回路に比して少ない素子数でいわゆる貫通電流の抑圧を図ることができるCMOSバッファ回路を提供するものである。
本発明の他の目的は、従来回路に比し消費電流が少なく、貫通電流を極力小さなものとすることができ、回路動作の信頼性の向上を図ることのできるCMOSバッファ回路を提供することにある。
【0006】
【課題を解決するための手段】
上記問題を解決するため、本発明のCMOSバッファ回路は、出力段が、電源とグランドとの間に直列接続されたPチャンネルCMOSトランジスタとNチャンネルCMOSトランジスタにより構成されてなるCMOSバッファ回路であって、前記出力段を構成するPチャンネルCMOSトランジスタのゲートと入力端子との間には、トランスファスイッチ用の第1のPチャンネルCMOSトランジスタが、前記出力段を構成するNチャンネルCMOSトランジスタのゲートと入力端子との間には、トランスファスイッチ用の第1のNチャンネルCMOSトランジスタが、それぞれ直列接続されて設けられると共に、前記第1のPチャンネルCMOSトランジスタのゲートは、前記出力段を構成するNチャンネルCMOSトランジスタのゲートに接続され、前記第1のNチャンネルCMOSトランジスタのゲートは、前記出力段を構成するPチャンネルCMOSトランジスタのゲートに接続される一方、電源とグランドとの間に、第2のPチャンネルCMOSトランジスタと第2のNチャンネルCMOSトランジスタとが直列接続されて設けられ、前記第2のPチャンネルCMOSトランジスタのゲートは、前記第1のNチャンネルMOSトランジスタのゲートに、前記第2のNチャンネルCMOSトランジスタのゲートは、前記第1のPチャンネルCMOSトランジスタのゲートに、それぞれ接続され、相互に接続された前記第2のPチャンネルCMOSトランジスタ及び第2のNチャンネルCMOSトランジスタのドレインは、第3のPチャンネルCMOSトランジスタのゲート及び第3のNチャンネルCMOSトランジスタのゲートに接続され、前記第3のPチャンネルCMOSトランジスタのソースには、電源電圧が印加される一方、ドレインは前記出力段を構成するPチャンネルトランジスタのゲートに接続され、前記第3のNチャンネルCMOSトランジスタのソースは、グランドに接続される一方、ドレインは前記出力段を構成するNチャンネルトランジスタのゲートに接続されてなることを特徴とするものである。
【0009】
かかる構成においては、特に、出力段を構成するPチャンネルCMOSトランジスタ及びNチャンネルCMOSトランジスタのそれぞれのゲートへ、入力信号を伝達するためのトランスファスイッチ用として、第1のPチャンネルCMOSトランジスタと第1のNチャンネルトランジスタとをそれぞれ設け、しかも、互いに、他方の出力段のトランジスタのゲート電圧がフィードバックされるように接続したことで、出力段のいわゆる貫通電流の抑圧が図られるようにしたものである。
すなわち、トランスファスイッチ用の第1のPチャンネルCMOSトランジスタと第1のNチャンネルCMOSトランジスタのそれぞれのゲートに、それぞれ他方の出力段を構成するCMOSトランジスタのゲート電圧がフィードバックされるような構成としたので、出力段を構成する2つのCMOSトランジスタは、一方が導通すると同時に、他方は非導通となり、従来と異なり、出力段を構成する2つのCMOSトランジスタが同時に導通状態となるような期間が極めて短いため、貫通電流の抑圧がなされることとなるものである。
【0010】
【発明の実施の形態】
以下、本発明の実施の形態について、図1を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、この発明の実施の形態におけるCMOSバッファ回路(以下「本回路」と言う)の回路構成について図1を参照しつつ説明する。
本回路は、その出力段が、第4のPチャンネルCMOSトランジスタ(図1においては「MP4」と表記)4と第4のNチャンネルCMOSトランジスタ(図1においては「MN4」と表記)8とにより、いわゆるプッシュプル出力回路が構成されたものとなっており、第4のPチャンネルCMOSトランジスタ(以下「第4のPMOS」と言う)4は、第1のPチャンネルCMOSトランジスタ(図1においては「MP1」と表記)1を介して、第4のNチャンネルCMOSトランジスタ(以下「第4のNMOS」と言う)8は、第1のNチャンネルCMOSトランジスタ(図1においては「MN1」と表記)5を介して、それぞれ入力端子10に印加された入力信号が入力されて、その入力信号に応じていずれか一方が動作状態となるように構成されたものとなっている。
【0011】
すなわち、第4のPMOS4と第4のNMOS8は、各々のドレインが出力端子11に接続される一方、第4のPMOS4のソースには、電源電圧VDDが印加され、第4のNMOS8のソースはグランドに接続されるようになっており、これら2つのMOS4,8は、電源とグランドとの間に直列接続された構成とされている。
一方、入力端子10には、本回路への入力信号が印加されるようになっており、この入力端子10には、トランスファスイッチ素子としての第1のPチャンネルCMOSトランジスタ(以下「第1のPMOS」と言う)1のソースと、同じくトランスファスイッチ素子としての第1のNチャンネルCMOSトランジスタ(以下「第1のNMOS」と言う)5のドレインとが接続されている。
そして、第1のPMOS1のドレインは、先の第4のPMOS4のゲートに接続されると共に、第1のNMOS5のゲート及び後述する第2のPチャンネルMOSトランジスタ(図1においては「MP2」と表記)2のゲートに接続されている。
また一方、第1のNMOS5のソースは、先の第4のNMOS8のゲートに接続されると共に、第1のPMOS1のゲート及び第2のNチャンネルMOSトランジスタ(図1においては「MN2」と表記)6のゲートに接続されている。
このように、第1のPMOS1は、それが接続された出力段を構成する第4のPMOS4と対をなす他方のトランジスタのゲート電圧、すなわち第4のNMOS8のゲート電圧が、ゲートにフィードバックされるように接続される一方、第1のNMOS5は、それが接続された出力段を構成する第4のNMOS8と対をなす他方のトランジスタのゲート電圧、すなわち第4のPMOS4のゲート電圧が、ゲートにフィードバックされるように接続されている。
【0012】
第2のPチャンネルCMOSトランジスタ(以下「第2のPMOS」と言う)2と第2のNチャンネルCMOSトランジスタ(以下「第2のNMOS」と言う)6とは、電源とグランドとの間に直列接続されたものとなっている。すなわち、第2のPMOS2のドレインと第2のNMOS6のドレインとは相互に接続されると共に、後述する第3のPチャンネルCMOSトランジスタ(図1においては「MP3」と表記)3と第3のNチャンネルCMOSトランジスタ(図1においては「MN3」と表記)7の各々のゲートに接続されている。
また、第2のPMOS2のソースには、電源電圧VDDが印加される一方、第2のNMOS6のソースは、グランドに接続されるようになっている。
第3のPチャンネルCMOSトランジスタ(以下「第3のPMOS」と言う)3と第3のNチャンネルCMOSトランジスタ(以下「第3のNMOS」と言う)7とは、そのゲートが相互に接続されて、上述したように第2のPMOS2と第2のNMOS6のドレインが接続されている。
そして、第3のPMOS3のソースには、電源電圧VDDが印加されるようになっている一方、そのドレインは、第4のPMOS4のゲートに接続されている。
また、第3のNMOS7のソースは、グランドに接続される一方、ドレインは、第4のNMOS8のゲートに接続されている。
【0013】
次に、かかる構成における動作について説明する。
最初に、入力端子10の入力信号が論理値Lowの場合について説明すれば、まず、各部の動作を説明するに当り、このとき、第1のPMOS1のドレイン側(図1において「PGATE」と表記された側)が論理値Highであったと仮定する。
第1のPMOS1のドレイン側が論理値High状態であるとすると、これにより、第1のNMOS5が導通状態となる一方、第2のPMOS2及び第4のPMOS4は、共に非導通状態となる。
これにより、第1のNMOS5のソース側(図1において「NGATE」と表記された側)は、入力端子10と同じ論理値Low状態となり、それに伴い、第2及び第4のNMOS6,8は、非導通状態となる一方、第1のPMOS1は導通状態となる。
その結果、第1のPMOS1のドレイン側は、入力端子10と同じ論理値Lowの状態となり、第1のNMOS5は、非導通状態とされる一方、第2及び第4のPMOS2,4は、導通状態とされることとなる。
そして、第2のPMOS2が導通状態となることで、第3のPMOS3及び第3のNMOS7のゲート電圧が、略電源電圧VDDとされる結果、第3のPMOS3は、非導通状態となり、第3のNMOS7は、導通状態となる。その結果、第1のNMOS5のソース側は、略グランド電位に保持され、第4のPMOS4が導通し、第4のNMOS8が非導通状態であるために、出力端子11は、論理値Highの状態となる。
【0014】
上述の説明では、最初に第1のPMOS1のドレイン側が論理値Highであるとして各部の動作を説明したが、結局、入力端子10が論理値Lowの場合には、最終的に、第1のPMOS1のドレイン側は、論理値Low状態で安定することとなるということができる。
仮に、入力端子10が論理値Low状態とされた場合、第1のPMOS1のドレイン側が、論理値Lowであると仮定して各部の動作を追った場合、第1のNMOS5は、非導通状態となる一方、第2及び第4のPMOS2,4は、導通状態となる。そして、第2のPMOS2が導通状態となることで、第3のPMOS3が非導通状態、第3のNMOS7が導通状態となり、第1のNMOS5のソース側は、グランド電位に保持される。したがって、第2及び第4のNMOS6,8は、非導通状態となる一方、第1のPMOS1が導通状態となり、第1のPMOS1のドレイン側は、入力端子10と同じ論理値Low状態とされる。
これにより、第2及び第4のPMOS2,4が導通状態となり、結局、出力端子11は、上述の説明の場合と同様に論理値High状態となる。
【0015】
第1のNMOS5のソース側が、論理値High又は論理値Lowと仮定して各部の動作を追った場合にあっても、基本的に上述したと同様にして、各部の電圧が定まり、結局、入力端子10が論理値Lowの場合には、第1のPMOS1のドレイン側は論理値Lowに、第1のNMOS5のソース側は論理値Lowに、それぞれ定まり、出力端子11は、論理値Highとなる。
【0016】
次に、入力端子10の入力信号が論理値Highの場合について説明する。
まず、このとき、第1のPMOS1のドレイン側が仮に論理値Lowであると仮定すると、第1のNMOS5は非導通状態となる一方、第2及び第4のPMOS2,4は、共に導通状態となる。
第2のPMOS2が導通することで、第3のPMOS3は、非導通状態となる一方、第3のNMOS7は、導通状態となる。第3のNMOS7の導通により、第1のNMOS5のソース側は、略グランド電位とされるため、第1のPMOS1は、導通状態となり、そのドレイン側は、入力端子10と同じ論理値Highの状態となる。
そのため、第1のNMOS5が導通状態となり、そのソース側は、論理値Highとなり、第1のPMOS1は、非導通状態となる。
また、第1のNMOS5のソース側が論理値Highとなることで、第2及び第4のNMOS6,8は、共に導通状態となり、そのため、第3のPMOS3が導通状態となる一方、第3のNMOS7は、非導通状態となる。
そして、第3のPMOS3の導通により、第1のPMOS1のドレイン側は、略電源電圧VDDに保持されるため、第2及び第4のPMOS2,4は、非導通状態となる。
結局、出力端子11からは、論理値Lowが出力されることとなる。
【0017】
したがって、入力端子10の電圧が論理値Lowに対応するレベルであれば、それが一定の電圧に上昇するまで、第1のPMOS1のドレイン側は、入力端子10と同じ電圧レベルであり続ける一方、第1のNMOS5のソース側は、グランド電位に保持されることとなる。また、入力端子10が論理値Highの場合には、それが一定の電圧に低下するまで、第1のNMOS5のソース側は、入力端子10と同じ電圧レベルであり続ける一方、第1のPMOS1のドレイン側は、電源電圧VDDに保持されることとなる。
【0018】
例えば、入力端子10の電圧を零vから5vまで上昇させた場合、上述したような回路動作により、第1のPMOS1のドレイン側の電圧は、第1のPMOS1が非導通となるまで入力端子10と同じように上昇する一方、第1のNMOS5のソース側は、第1のNMOS5が導通するまで論理値Lowのままである。そして、第1のPMOS1のドレイン側の電圧が、第2及び第4のPMOS2,4のカットオフ電圧となり、第1のNMOS5を導通させる電圧となった時点で、第1のNMOS5のソース側は、入力端子10と同じ電圧へ上昇する。
第1のNMOS5が導通することで、第1のPMOS1は非導通状態となり、第2のNMOS6が導通状態となり、第3のPMOS3が導通することとなる。
第3のPMOS3の導通により、第1のPMOS1のドレイン側の電圧が、略電源電圧VDDまで上昇する結果、第4のPMOS4は非導通状態となる一方、第4のNMOS8は導通状態であるため、出力端子11からは、論理値Lowが出力されることとなる。
【0019】
ここで、出力端子11が論理値High状態から、論理値Low状態へ変化する直前において、第1のPMOS1のドレイン側の電圧は、第4のPMOS4をカットオフする電圧に略達しており、また、第4のNMOS8が導通すると同時に第4のPMOS4は、非導通となるため第4のPMOS4と第4のNMOS8とを流れるいわゆる貫通電流は殆ど無いと言える。
また逆に、入力端子10の電圧を5vから零vまで降下させた場合は、第1のNMOS5のソース側の電圧は、第1のNMOS5が非導通となるまで入力端子10と同様に降下し、第1のPMOS1のドレイン側は、第1のPMOS1が導通するまで論理値High状態のままである。そして、第1のNMOS5のソース側の電圧が、第1のPMOS1を導通させる電圧に達した時点で、第1のPMOS1のドレイン側の電圧は、入力端子10と同じ電圧となり、第2のPMOS2が導通し、それにより、第3のNMOS7が導通して、第1のNMOS5のソース側は、グランド電位に降下する。そして、第4のPMOS4が導通する一方、第4のNMOS8が非導通となることで、出力端子11からは論理値Highが出力されることとなる。
【0020】
なお、この場合も、先に説明したと同様に第4のPMOS4が導通すると同時に第4のNMOS8は、非導通となるため第4のPMOS4と第4のNMOS8とを流れるいわゆる貫通電流は殆ど無いと言える。
このように、電源側からグランド側へ流れ込む貫通電流が殆ど無いため、いわゆるグランドのノイズのレベルは非常に小さく、そのため、本回路を用いた集積回路の誤動作が防止され、同時に消費電流の低減がなされることとなる
【0021】
【発明の効果】
以上、述べたように、本発明によれば、従来と異なり、入力信号を演算素子を介することなく、出力段を構成するトランジスタへ印加するような構成とすることにより、従来に比して部品点数の削減を図ることができる。
特に、出力段を構成する2つのCMOSトランジスタのそれぞれにトランスファスイッチを介して入力信号が印加されるようにし、かつ、2つのトランスファスイッチには、それぞれが接続された出力段を構成するCMOSトランジスタと対となる他方のCMOSトランジスタのゲート電圧がフィードバックされるような構成とすることにより、出力段を構成する2つのCMOSトランジスタが同時に導通状態となるタイミングを回避できるので、いわゆる貫通電流の抑圧が確実に図られ、消費電流の低減、回路動作の信頼性の向上を図ることができるという効果を奏するものである。
【図面の簡単な説明】
【図1】本発明の実施の形態における回路構成例を示す回路図である。
【図2】従来の回路構成例を示す回路図である。
【符号の説明】
1…第1のPチャンネルCMOSトランジスタ
2…第2のPチャンネルCMOSトランジスタ
3…第3のPチャンネルCMOSトランジスタ
4…第4のPチャンネルCMOSトランジスタ
5…第1のNチャンネルCMOSトランジスタ
6…第2のNチャンネルCMOSトランジスタ
7…第3のNチャンネルCMOSトランジスタ
8…第4のNチャンネルCMOSトランジスタ
10…入力端子
11…出力端子
Claims (1)
- 出力段が、電源とグランドとの間に直列接続されたPチャンネルCMOSトランジスタとNチャンネルCMOSトランジスタにより構成されてなるCMOSバッファ回路であって、
前記出力段を構成するPチャンネルCMOSトランジスタのゲートと入力端子との間には、トランスファスイッチ用の第1のPチャンネルCMOSトランジスタが、前記出力段を構成するNチャンネルCMOSトランジスタのゲートと入力端子との間には、トランスファスイッチ用の第1のNチャンネルCMOSトランジスタが、それぞれ直列接続されて設けられると共に、前記第1のPチャンネルCMOSトランジスタのゲートは、前記出力段を構成するNチャンネルCMOSトランジスタのゲートに接続され、前記第1のNチャンネルCMOSトランジスタのゲートは、前記出力段を構成するPチャンネルCMOSトランジスタのゲートに接続される一方、
電源とグランドとの間に、第2のPチャンネルCMOSトランジスタと第2のNチャンネルCMOSトランジスタとが直列接続されて設けられ、前記第2のPチャンネルCMOSトランジスタのゲートは、前記第1のNチャンネルMOSトランジスタのゲートに、前記第2のNチャンネルCMOSトランジスタのゲートは、前記第1のPチャンネルCMOSトランジスタのゲートに、それぞれ接続され、
相互に接続された前記第2のPチャンネルCMOSトランジスタ及び第2のNチャンネルCMOSトランジスタのドレインは、第3のPチャンネルCMOSトランジスタのゲート及び第3のNチャンネルCMOSトランジスタのゲートに接続され、
前記第3のPチャンネルCMOSトランジスタのソースには、電源電圧が印加される一方、ドレインは前記出力段を構成するPチャンネルトランジスタのゲートに接続され、
前記第3のNチャンネルCMOSトランジスタのソースは、グランドに接続される一方、ドレインは前記出力段を構成するNチャンネルトランジスタのゲートに接続されてなることを特徴とするCMOSバッファ回路。
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