JP2770941B2 - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
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- JP2770941B2 JP2770941B2 JP60277616A JP27761685A JP2770941B2 JP 2770941 B2 JP2770941 B2 JP 2770941B2 JP 60277616 A JP60277616 A JP 60277616A JP 27761685 A JP27761685 A JP 27761685A JP 2770941 B2 JP2770941 B2 JP 2770941B2
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- Japan
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- current limiting
- channel
- limiting element
- schmitt trigger
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型MOSトランジスタ（以下CMOSとする）
を用いたシュミットトリガ回路に関するものである。 〔従来の技術〕 従来のMOSトランジスタ（以下MOSTとする）を用いた
シュミットトリガ回路としては第２図又は第３図に示す
構成のものが代表的であった。第２図に示す構成に於い
てはヒステリシス電圧は原理的には（R1/R2）によって
決められるのであるが、実際には信号供給源の出力抵抗
RXが影響して、ヒステリシス電圧が（R1＋RX）/R2に依
存する事となり、RXによって変化してしまうほか、最悪
の場合には動作しなくなる欠点があった。これに対して
第３図に示す構成のものはCMOS特有の高入力抵抗の特徴
が有効に作用してRXの影響を受けない利点が有るが、例
えばVINの電位が高電位から低電位に推移する過程でMOS
T1とMOST2がともにオン状態となる場合があり、大きな
無駄電流が流れCMOSの有する低電力性を損なう欠点があ
った。 これに対し、CMOSにより構成したイバータの少なくと
も一方の電源線に電流制限素子と外電流制限素子を短絡
するためのスイッチ素子を挿入し、前記インバータの出
力信号に基づいて前記スイッチ素子を制御する如く構成
したシュミットトリガ回路が提案されている。 以下図面に基づいて説明すると、第１図は上記の提案
により、第１のインバータを構成するＰチャネルMOST11
とＮチャネルMOST12のそれぞれの電源線に電子制限素子
16及び17を挿入するとともに、該電流制限素子16及び17
を短絡するスイッチとしてＰチャネルMOST13とＮチャネ
ルMOST14を配設し、該MOST13及び14の制御端子に前記イ
ンバータの出力を第２のインバータ15で反転した信号を
印加するものである。 以下第１図の回路動作について説明する。今VINの電
位がVssであるとすると第１のインバータの出力端（前
記第２のインバータ15の入力端）の電位（VOUTとする）
はVddであり、該第２のインバータ15の出力端OUTの電位
はVssである。そしてMOST11とMOST13がオン状態にあ
り、他のMOSTはオフ状態である。ここでVINの電位がVdd
に向かって上昇して行く場合を考えると、MOST12の電源
線に挿入されているMOST14はオフであるため、MOST12の
電源線には電源制限素子17の有する抵抗がそのまま挿入
されている事になり、該MOST12には大きなバックゲート
バイアス効果が発生する事となり、該MOST12のスレッシ
ョルド電圧はその分大きくなる。一方MOST11の電源線に
挿入されているMOST13はオンであるため、MOST12の電源
線には電流制限素子17の有する抵抗とMOST13のオン抵抗
が並列に挿入されている事になり、該MOST11には小さな
バックゲートバイアス効果しか発生せず、該MOST11のス
レッショルド電圧はほとんど変化しない。従ってVNから
見た第１のインバータの論理的スレッショルド電圧は高
くなり、その出力端電位VOUTは第８図に示すようにVIN
がより高電位になってから低下する事になる。 第１のインバータの出力端電位VOUTが前記第２のイン
バータ15論理的スレッショルドを下回ると該第２のイン
バータ15の出力端OUTの電位はVssからVddに急速に変化
し、前記MOST13はオフ、前記MOST14はオンとなるため第
１のインバータの出力端電位VOUTはより急速に低下する
事になる。 回路は上下対称であるからVINの電位がVddからVssに
向かって変化する場合に付いては説明を省略する。この
第１図に示す構成では第２図、第３図に示す欠点が改善
される。 第１図の構成に於いて、前記電流制限素子16及び17に
はいくつかの形態が提案されており、特開昭59−11031
号公報の第９図には本願第４図に示す形態が、及び第10
図には本願第６図に示す形態が記載されている。また特
開昭60−152117号公報の第５図及び第６図には本願第５
図に示す形態が、それぞれ第１のインバータの片側の電
源線にのみ電流制限素子を挿入する場合について示され
ている。 〔発明が解決しようとする問題点〕 しかしながら、第１図の電流制限素子16、17として第
４図ないし第６図のものを用いた場合、以下のような問
題があった。すなわち第１図の構成によるシュミットト
リガ回路においては、ヒステリシスの量は、第１図にお
けるAB間、CD間の抵抗値の変化量に依存して変化し、大
きなヒステリシス量を得るためには電流制限素子16、17
の抵抗値と、これらを短絡するMOST13、14のオン抵抗と
の差を大きくする必要がある。 第１図の回路を集積回路内に構成する場合には、個々
のMOSTの特性はその寸法を変えて変化させる事が出来る
ので、大きなヒステリシス量を得るには、電流制限素子
16、17を構成するのでMOSTについてはチャネル長Ｌを出
来るだけ大きくし、前記MOST13、14についてはチャネル
幅Ｗを出来るだけ大きくすれば良い。しかしこれらの操
作はいずれもMOSTの寸法を大きくしなければならず、集
積回路の集積度を低下させる結果となる。 また個別部品で構成する場合には、大きなヒステリシ
ス量を得るには、前記電流制限素子16、17を複数のMOST
の直列構成とするか、あるいは前記MOST13、14を複数の
MOSTの並列構成とするか、あるいその両方の構成とすれ
ば良いが、多くの素子を必要とする事は結局コストを上
昇させる結果となってしまう。 さらに電流制限素子16、17として第４図、第５図、第
６図の構成を用いた従来例では次のような問題点があっ
た。すなわち、第１図において、電流制限素子16とMOST
11、MOST13は共にＰチャネル型で構成され、電流制限素
子17とMOST12、MOST14は共にＮチャネル型で構成される
ため例えば集積回路内に於いて、ＰチャンネルMOSTとＮ
チャネルMOSTのスレッショルド電圧が製作上のバラツキ
で異なってしまったため、ヒステリシス特性の対称性が
失われてしまうため、精密な動作を要求されるシュミッ
トトリガ回路としては十分とは言えない。 そこで本発明の目的は、素子数を増大させる事無く、
かつ集積回路内にあってはパターン面積の増大を最小限
にして、より大きなヒステリシス量を有し、かつＰチャ
ンネルMOSTとＮチャネルMOSTの特性が製作上のバラツキ
等で異なっても安定したヒステリシス特性を示すシュミ
ットトリガ回路を提供する事にある。 〔問題点を解決するための手段〕 上記問題点を解決するために本発明が用いる手段は、
相補型MOSトランジスタにより構成したインバータの少
なくとも一方の電源線に電流制限素子と該電流制限素子
を短絡するためのスイッチ素子を挿入し、前記インバー
タの出力信号に基づいて前記スイッチ素子を制御する如
く構成したシュミットトリガ回路に於いて、前記電流制
限素子の内、高電位側の電源線に挿入する電流制限素子
としてはＮチャネル型MOSトランジスタを用い、低電位
側の電源線に挿入する電流制限素子としてはＰチャネル
型MOSトランジスタを用いる事である。 〔実施例〕 第７図は本発明のシュミットトリガ回路に用いる電流
制限素子の実施例である。本発明のシュミットトリガ回
路の構成、動作について説明すると、本願第１図に於け
る電流制限器16は第７図に示すようにゲートとドレイン
を共通に接続したＮチャネルMOSTで構成し、電流制限器
17は第７図に示すようにゲートとドレインを共通に接続
したＰチャネルMOSTで構成する。通常の規制に従い全て
のＰチャネルMOSTのサブストレートはVddに、全てのＮ
チャネルMOSTのサブストレートはVssに接続する。 この構成においては前記電流制限器16を構成するＮチ
ャネルMOST（以下MOST16とする）の電源線（第７図に於
けるＢ点）の電位はVddに近く、一方そのサブストレー
トの電位はVssであるから、該MOST16には大きなバック
ゲートバイアスが掛かる事になり、そのスレッショルド
電圧は大幅に上昇する。この結果MOST16のオン抵抗も著
しく上昇する事になり、従って該MOST16が短縮されたと
きと解放されたときの第１図AB間の抵抗差は極めて大き
くなる。一方前記電流制限器17を構成するＰチャネルMO
ST（以下MOST17とする）の電源線（第７図に於けるＣ
点）の電位はVssに近く、一方そのサブストレートの電
位はVddであるから、該MOST17には大きなバックゲート
バイアシが掛かる事になり、そのスレッシュルド電圧は
大幅に上昇する。この結果MOST17のオン抵抗も著しく上
昇することになり、従ってMOST17が短絡されたときと解
放されたときの第１図CD間の抵抗差は極めて大きくな
る。従ってMOST16、17の寸法を大きくしなくても、ヒス
テリシス量を大幅に増大する事が出来る。 また、製造バラツキにより、例えばＮチャネルMOSTの
スレッショルド電圧のみが低くなったと想定すると、従
来の構成では、MOST11、13、16で構成される回路の複合
内部抵抗は変化しないのに対し、MOST12、14、17で構成
される回路の複合内部抵抗のみが一方的に小さくなるか
らであるから、ヒステリシス特性は電圧が低くなる方へ
大きく移動してしまっていたのであるが、本願発明の構
成では、MOST16をＮチャネル、MOST17をＰチャネルで構
成するから、MOST11、13、16で構成される回路の複合内
部抵抗はＮチャネルMOST16のスレッショルド電圧が低下
した分だけ小さくなり、一方MOST12、14、17で構成され
る回路の複合内部抵抗はＰチャネルMOST17のスレッショ
ルド電圧が変化しない分だけ低下が抑制される。すなわ
ち本発明の構成によれば、製造バラツキによってＮチャ
ネルMOSTとＰチャネルMOSTの特性に差が生じても、互い
にその差を打ち消す方向の作用があるため、ヒステリシ
ス特性の変化量が減少する。 〔発明の効果〕 以上述べたように、本発明によれば少ない素子数、少
ないパターン面積で大きなヒステリシス量を有するシュ
ミットトリガ回路を得ることが出来る上、ヒステリシス
特性が安定化する事が出来るという、従来にない極めて
大きな効果を得る事ができる。
を用いたシュミットトリガ回路に関するものである。 〔従来の技術〕 従来のMOSトランジスタ（以下MOSTとする）を用いた
シュミットトリガ回路としては第２図又は第３図に示す
構成のものが代表的であった。第２図に示す構成に於い
てはヒステリシス電圧は原理的には（R1/R2）によって
決められるのであるが、実際には信号供給源の出力抵抗
RXが影響して、ヒステリシス電圧が（R1＋RX）/R2に依
存する事となり、RXによって変化してしまうほか、最悪
の場合には動作しなくなる欠点があった。これに対して
第３図に示す構成のものはCMOS特有の高入力抵抗の特徴
が有効に作用してRXの影響を受けない利点が有るが、例
えばVINの電位が高電位から低電位に推移する過程でMOS
T1とMOST2がともにオン状態となる場合があり、大きな
無駄電流が流れCMOSの有する低電力性を損なう欠点があ
った。 これに対し、CMOSにより構成したイバータの少なくと
も一方の電源線に電流制限素子と外電流制限素子を短絡
するためのスイッチ素子を挿入し、前記インバータの出
力信号に基づいて前記スイッチ素子を制御する如く構成
したシュミットトリガ回路が提案されている。 以下図面に基づいて説明すると、第１図は上記の提案
により、第１のインバータを構成するＰチャネルMOST11
とＮチャネルMOST12のそれぞれの電源線に電子制限素子
16及び17を挿入するとともに、該電流制限素子16及び17
を短絡するスイッチとしてＰチャネルMOST13とＮチャネ
ルMOST14を配設し、該MOST13及び14の制御端子に前記イ
ンバータの出力を第２のインバータ15で反転した信号を
印加するものである。 以下第１図の回路動作について説明する。今VINの電
位がVssであるとすると第１のインバータの出力端（前
記第２のインバータ15の入力端）の電位（VOUTとする）
はVddであり、該第２のインバータ15の出力端OUTの電位
はVssである。そしてMOST11とMOST13がオン状態にあ
り、他のMOSTはオフ状態である。ここでVINの電位がVdd
に向かって上昇して行く場合を考えると、MOST12の電源
線に挿入されているMOST14はオフであるため、MOST12の
電源線には電源制限素子17の有する抵抗がそのまま挿入
されている事になり、該MOST12には大きなバックゲート
バイアス効果が発生する事となり、該MOST12のスレッシ
ョルド電圧はその分大きくなる。一方MOST11の電源線に
挿入されているMOST13はオンであるため、MOST12の電源
線には電流制限素子17の有する抵抗とMOST13のオン抵抗
が並列に挿入されている事になり、該MOST11には小さな
バックゲートバイアス効果しか発生せず、該MOST11のス
レッショルド電圧はほとんど変化しない。従ってVNから
見た第１のインバータの論理的スレッショルド電圧は高
くなり、その出力端電位VOUTは第８図に示すようにVIN
がより高電位になってから低下する事になる。 第１のインバータの出力端電位VOUTが前記第２のイン
バータ15論理的スレッショルドを下回ると該第２のイン
バータ15の出力端OUTの電位はVssからVddに急速に変化
し、前記MOST13はオフ、前記MOST14はオンとなるため第
１のインバータの出力端電位VOUTはより急速に低下する
事になる。 回路は上下対称であるからVINの電位がVddからVssに
向かって変化する場合に付いては説明を省略する。この
第１図に示す構成では第２図、第３図に示す欠点が改善
される。 第１図の構成に於いて、前記電流制限素子16及び17に
はいくつかの形態が提案されており、特開昭59−11031
号公報の第９図には本願第４図に示す形態が、及び第10
図には本願第６図に示す形態が記載されている。また特
開昭60−152117号公報の第５図及び第６図には本願第５
図に示す形態が、それぞれ第１のインバータの片側の電
源線にのみ電流制限素子を挿入する場合について示され
ている。 〔発明が解決しようとする問題点〕 しかしながら、第１図の電流制限素子16、17として第
４図ないし第６図のものを用いた場合、以下のような問
題があった。すなわち第１図の構成によるシュミットト
リガ回路においては、ヒステリシスの量は、第１図にお
けるAB間、CD間の抵抗値の変化量に依存して変化し、大
きなヒステリシス量を得るためには電流制限素子16、17
の抵抗値と、これらを短絡するMOST13、14のオン抵抗と
の差を大きくする必要がある。 第１図の回路を集積回路内に構成する場合には、個々
のMOSTの特性はその寸法を変えて変化させる事が出来る
ので、大きなヒステリシス量を得るには、電流制限素子
16、17を構成するのでMOSTについてはチャネル長Ｌを出
来るだけ大きくし、前記MOST13、14についてはチャネル
幅Ｗを出来るだけ大きくすれば良い。しかしこれらの操
作はいずれもMOSTの寸法を大きくしなければならず、集
積回路の集積度を低下させる結果となる。 また個別部品で構成する場合には、大きなヒステリシ
ス量を得るには、前記電流制限素子16、17を複数のMOST
の直列構成とするか、あるいは前記MOST13、14を複数の
MOSTの並列構成とするか、あるいその両方の構成とすれ
ば良いが、多くの素子を必要とする事は結局コストを上
昇させる結果となってしまう。 さらに電流制限素子16、17として第４図、第５図、第
６図の構成を用いた従来例では次のような問題点があっ
た。すなわち、第１図において、電流制限素子16とMOST
11、MOST13は共にＰチャネル型で構成され、電流制限素
子17とMOST12、MOST14は共にＮチャネル型で構成される
ため例えば集積回路内に於いて、ＰチャンネルMOSTとＮ
チャネルMOSTのスレッショルド電圧が製作上のバラツキ
で異なってしまったため、ヒステリシス特性の対称性が
失われてしまうため、精密な動作を要求されるシュミッ
トトリガ回路としては十分とは言えない。 そこで本発明の目的は、素子数を増大させる事無く、
かつ集積回路内にあってはパターン面積の増大を最小限
にして、より大きなヒステリシス量を有し、かつＰチャ
ンネルMOSTとＮチャネルMOSTの特性が製作上のバラツキ
等で異なっても安定したヒステリシス特性を示すシュミ
ットトリガ回路を提供する事にある。 〔問題点を解決するための手段〕 上記問題点を解決するために本発明が用いる手段は、
相補型MOSトランジスタにより構成したインバータの少
なくとも一方の電源線に電流制限素子と該電流制限素子
を短絡するためのスイッチ素子を挿入し、前記インバー
タの出力信号に基づいて前記スイッチ素子を制御する如
く構成したシュミットトリガ回路に於いて、前記電流制
限素子の内、高電位側の電源線に挿入する電流制限素子
としてはＮチャネル型MOSトランジスタを用い、低電位
側の電源線に挿入する電流制限素子としてはＰチャネル
型MOSトランジスタを用いる事である。 〔実施例〕 第７図は本発明のシュミットトリガ回路に用いる電流
制限素子の実施例である。本発明のシュミットトリガ回
路の構成、動作について説明すると、本願第１図に於け
る電流制限器16は第７図に示すようにゲートとドレイン
を共通に接続したＮチャネルMOSTで構成し、電流制限器
17は第７図に示すようにゲートとドレインを共通に接続
したＰチャネルMOSTで構成する。通常の規制に従い全て
のＰチャネルMOSTのサブストレートはVddに、全てのＮ
チャネルMOSTのサブストレートはVssに接続する。 この構成においては前記電流制限器16を構成するＮチ
ャネルMOST（以下MOST16とする）の電源線（第７図に於
けるＢ点）の電位はVddに近く、一方そのサブストレー
トの電位はVssであるから、該MOST16には大きなバック
ゲートバイアスが掛かる事になり、そのスレッショルド
電圧は大幅に上昇する。この結果MOST16のオン抵抗も著
しく上昇する事になり、従って該MOST16が短縮されたと
きと解放されたときの第１図AB間の抵抗差は極めて大き
くなる。一方前記電流制限器17を構成するＰチャネルMO
ST（以下MOST17とする）の電源線（第７図に於けるＣ
点）の電位はVssに近く、一方そのサブストレートの電
位はVddであるから、該MOST17には大きなバックゲート
バイアシが掛かる事になり、そのスレッシュルド電圧は
大幅に上昇する。この結果MOST17のオン抵抗も著しく上
昇することになり、従ってMOST17が短絡されたときと解
放されたときの第１図CD間の抵抗差は極めて大きくな
る。従ってMOST16、17の寸法を大きくしなくても、ヒス
テリシス量を大幅に増大する事が出来る。 また、製造バラツキにより、例えばＮチャネルMOSTの
スレッショルド電圧のみが低くなったと想定すると、従
来の構成では、MOST11、13、16で構成される回路の複合
内部抵抗は変化しないのに対し、MOST12、14、17で構成
される回路の複合内部抵抗のみが一方的に小さくなるか
らであるから、ヒステリシス特性は電圧が低くなる方へ
大きく移動してしまっていたのであるが、本願発明の構
成では、MOST16をＮチャネル、MOST17をＰチャネルで構
成するから、MOST11、13、16で構成される回路の複合内
部抵抗はＮチャネルMOST16のスレッショルド電圧が低下
した分だけ小さくなり、一方MOST12、14、17で構成され
る回路の複合内部抵抗はＰチャネルMOST17のスレッショ
ルド電圧が変化しない分だけ低下が抑制される。すなわ
ち本発明の構成によれば、製造バラツキによってＮチャ
ネルMOSTとＰチャネルMOSTの特性に差が生じても、互い
にその差を打ち消す方向の作用があるため、ヒステリシ
ス特性の変化量が減少する。 〔発明の効果〕 以上述べたように、本発明によれば少ない素子数、少
ないパターン面積で大きなヒステリシス量を有するシュ
ミットトリガ回路を得ることが出来る上、ヒステリシス
特性が安定化する事が出来るという、従来にない極めて
大きな効果を得る事ができる。
【図面の簡単な説明】
第１図は本発明の対称となるシュミットトリガ回路の代
表的な１例を示す回路図、第２図、第３図は異なる型の
従来例を示す回路図、第４図、第５図、第６図は電流制
限素子の従来例を示す回路図、第７図は本発明になる電
流制限素子を示す回路図、第８図はヒステリシス特性を
示す図である。 11、13……ＰチャネルMOST、 12、14……ＮチャネルMOST、 15……第２のインバータ、 16、17……電流制限素子。
表的な１例を示す回路図、第２図、第３図は異なる型の
従来例を示す回路図、第４図、第５図、第６図は電流制
限素子の従来例を示す回路図、第７図は本発明になる電
流制限素子を示す回路図、第８図はヒステリシス特性を
示す図である。 11、13……ＰチャネルMOST、 12、14……ＮチャネルMOST、 15……第２のインバータ、 16、17……電流制限素子。
Claims (1)
- (57)【特許請求の範囲】 １．相補型MOSトランジスタにより構成したインバータ
の少なくとも一方の電源線に電流制限素子と該電流制限
素子を短絡するためのスイッチ素子を挿入し、前記イン
バータの出力信号に基づいて前記スイッチ素子を制御す
る如く構成したシュミットトリガ回路に於いて、前記電
流制限素子の内、高電位側の電源線に挿入する電流制限
素子としてはＮチャネル型MOSトランジスタを用い、低
電位側の電源線に挿入する電流制限素子としてはＰチャ
ネル型MOSトランジスタを用いた事を特徴とするシュミ
ットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60277616A JP2770941B2 (ja) | 1985-12-10 | 1985-12-10 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60277616A JP2770941B2 (ja) | 1985-12-10 | 1985-12-10 | シユミツトトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62136914A JPS62136914A (ja) | 1987-06-19 |
| JP2770941B2 true JP2770941B2 (ja) | 1998-07-02 |
Family
ID=17585896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60277616A Expired - Fee Related JP2770941B2 (ja) | 1985-12-10 | 1985-12-10 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770941B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2796103B2 (ja) * | 1987-10-14 | 1998-09-10 | エルエスアイ ロジック コーポレーション | ２モードドライバ回路 |
| KR0146076B1 (ko) * | 1995-06-28 | 1998-08-01 | 문정환 | 반도체 소자의 기판 전압 레규레이터 장치 |
| US5767728A (en) * | 1996-09-05 | 1998-06-16 | International Business Machines Corporation | Noise tolerant CMOS inverter circuit having a resistive bias |
| JPH11243326A (ja) * | 1997-12-24 | 1999-09-07 | Nec Corp | スタティックラッチ回路及びスタティック論理回路 |
| US6060925A (en) * | 1998-08-06 | 2000-05-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Schmitt-trigger circuit with low power consumption |
| JP4416901B2 (ja) * | 2000-03-14 | 2010-02-17 | 株式会社半導体エネルギー研究所 | レベルシフタ |
| US6859084B2 (en) * | 2002-08-19 | 2005-02-22 | Elixent Ltd. | Low-power voltage modulation circuit for pass devices |
| JP2004282349A (ja) * | 2003-03-14 | 2004-10-07 | Seiko Epson Corp | シュミットトリガー回路、半導体装置及びシュミットトリガー回路の製造方法 |
| US6946903B2 (en) | 2003-07-28 | 2005-09-20 | Elixent Limited | Methods and systems for reducing leakage current in semiconductor circuits |
| US20080238526A1 (en) * | 2004-09-08 | 2008-10-02 | Koninklijke Philips Electronics N.V. | Fast Switching Circuit With Input Hysteresis |
| JP2009105848A (ja) * | 2007-10-25 | 2009-05-14 | Mitsumi Electric Co Ltd | 論理ゲート及びこれを用いた半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911031A (ja) * | 1982-07-12 | 1984-01-20 | Oki Electric Ind Co Ltd | ヒステリシス回路 |
| JPS60152117A (ja) * | 1984-01-19 | 1985-08-10 | Toshiba Corp | シユミツト回路 |
-
1985
- 1985-12-10 JP JP60277616A patent/JP2770941B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62136914A (ja) | 1987-06-19 |
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