JPS62136914A - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
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- JPS62136914A JPS62136914A JP27761685A JP27761685A JPS62136914A JP S62136914 A JPS62136914 A JP S62136914A JP 27761685 A JP27761685 A JP 27761685A JP 27761685 A JP27761685 A JP 27761685A JP S62136914 A JPS62136914 A JP S62136914A
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- Japan
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- channel
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ＭＯＳトランジスタを用いたシュミット
トリガ回路に関するもので有る。
トリガ回路に関するもので有る。
従来相補型ＭＯＳトランジスタ（以下ＣＭＯ８と略記す
る）を用いたシュミットトリガ回路としては第２図又は
第３図に示す回路が用いられていた。
る）を用いたシュミットトリガ回路としては第２図又は
第３図に示す回路が用いられていた。
尚、上記従来のシュミットトリガ回路については、下記
文献に詳細な記載がある。
文献に詳細な記載がある。
「ロジックＩＣ回路の見方・書き方」朝日、鈴木著、オ
ーム社、Ｐ１４２〜Ｐ１４５゜ｒＭＭ５４ＨＣ／−７４
ＨＣＨＩＧＨ−８ＰＥＥＤＣＭＯ８ＦＡＭＩＬＹ Ｄ
ＡＴＡ ＢＯＯＫｊＮＡＴＩＯＮＡＬ ＳＥＭＩＣ
ＯＮＤＵＣＴＯＲＣＯＲＰＯＲＡＴＩＯＮ Ｐ４−１
３．Ｐ４〜２６゜〔発明が解決しようとする問題点〕 しかしながら前記従来技術には下記に述べる様な欠点が
有った。即ち第２図に示した回路に於てはヒステリシス
電圧は原理的にはＲ、／ Ｒ２に依存するが、実際の使
用状態に於ては入力端ＶＩＮに接続される信号供給源の
出力抵抗Ｒ，を考慮しなければならず、ヒステリシス電
圧は （Ｒ、十Ｒｘ ） ／ Ｒ２釦依存する事になり、接続
する信号供給源の出力抵抗によってヒステリシス電圧が
変化してしまい、最悪の場合には（Ｒ＋ ＋Ｒｘ）／Ｒ
２が１以上釦なって回路が動作しなくなる。また動作上
Ｒ１とＲ２を介して電流が流れるわけで、Ｒ１＋Ｒ２の
値が小さい場合にはＣＭＯ３の特徴で有る所の低消費電
力性が損なわれる事になる。これら２つの理由によりＲ
１及びＲ２の値は大きく設定する方が良いが、集積回路
内に大きな値の抵抗値を作り込む事は制約が多く満足な
性能を得られない場合が有る。また第３図に示す従来例
に於ては信号供給源の出力抵抗値Ｒｘによって動作が影
響される事はなく、ＣＭＯ５の特徴の１つで有る高入力
抵抗性は維持される。しかし動作中、例えば入力端ＶＩ
Ｎカー高い電位から低い電位に移る時、トランジスタ（
１１とトランジスタ（２）を介して無駄電流が流れる事
になり好ましくない。
ーム社、Ｐ１４２〜Ｐ１４５゜ｒＭＭ５４ＨＣ／−７４
ＨＣＨＩＧＨ−８ＰＥＥＤＣＭＯ８ＦＡＭＩＬＹ Ｄ
ＡＴＡ ＢＯＯＫｊＮＡＴＩＯＮＡＬ ＳＥＭＩＣ
ＯＮＤＵＣＴＯＲＣＯＲＰＯＲＡＴＩＯＮ Ｐ４−１
３．Ｐ４〜２６゜〔発明が解決しようとする問題点〕 しかしながら前記従来技術には下記に述べる様な欠点が
有った。即ち第２図に示した回路に於てはヒステリシス
電圧は原理的にはＲ、／ Ｒ２に依存するが、実際の使
用状態に於ては入力端ＶＩＮに接続される信号供給源の
出力抵抗Ｒ，を考慮しなければならず、ヒステリシス電
圧は （Ｒ、十Ｒｘ ） ／ Ｒ２釦依存する事になり、接続
する信号供給源の出力抵抗によってヒステリシス電圧が
変化してしまい、最悪の場合には（Ｒ＋ ＋Ｒｘ）／Ｒ
２が１以上釦なって回路が動作しなくなる。また動作上
Ｒ１とＲ２を介して電流が流れるわけで、Ｒ１＋Ｒ２の
値が小さい場合にはＣＭＯ３の特徴で有る所の低消費電
力性が損なわれる事になる。これら２つの理由によりＲ
１及びＲ２の値は大きく設定する方が良いが、集積回路
内に大きな値の抵抗値を作り込む事は制約が多く満足な
性能を得られない場合が有る。また第３図に示す従来例
に於ては信号供給源の出力抵抗値Ｒｘによって動作が影
響される事はなく、ＣＭＯ５の特徴の１つで有る高入力
抵抗性は維持される。しかし動作中、例えば入力端ＶＩ
Ｎカー高い電位から低い電位に移る時、トランジスタ（
１１とトランジスタ（２）を介して無駄電流が流れる事
になり好ましくない。
本発明の目的は上記の如き従来例の欠点を改善したシー
ミツトトリガ回路を提供する事に有る。
ミツトトリガ回路を提供する事に有る。
本発明はＭＯＳ）ランジスタに特有のバックゲートバイ
アス効果を有効に活用する事によって新規なシュミット
トリガ回路を構成する。具体的には上記バンクゲートバ
イアス効果をスイッチにより活性、非活性に切替えてト
ランジスタの見掛のスレッショルド電圧を変化させ、所
望の特性を得る。上記バンクゲートバイアス効果を発生
させるため、本発明ではトランジスタのソースに電流制
限器を挿入する。この電流制限器の構成により回路全体
の特性は変化するが、特に電流制限器自身にもバックゲ
ートバイアスが掛かる構成を採ると極めて理想的な特性
が得られる。
アス効果を有効に活用する事によって新規なシュミット
トリガ回路を構成する。具体的には上記バンクゲートバ
イアス効果をスイッチにより活性、非活性に切替えてト
ランジスタの見掛のスレッショルド電圧を変化させ、所
望の特性を得る。上記バンクゲートバイアス効果を発生
させるため、本発明ではトランジスタのソースに電流制
限器を挿入する。この電流制限器の構成により回路全体
の特性は変化するが、特に電流制限器自身にもバックゲ
ートバイアスが掛かる構成を採ると極めて理想的な特性
が得られる。
第１図は本発明の実施例を示す回路図で有り、第１のＰ
チャネルＭＯ８Ｔ１１と第１のＮチャネルＭＯ８Ｔ１２
のそれぞれのゲートは共通にして入力端ＶＩＮに接続し
、それぞれのドレインは共通にしてインバータ１５０入
力端に接続する。前記第１のＰＭＯ８Ｔ１１のソースは
第１の電流制限器１６の一端Ｂに接続するとともに第２
のＰＭＯ３Ｔ１３のドレインに接続する。該第２のＰＭ
Ｏ８Ｔ１３のソースは電源の高電位側■ｄｄに接続し、
ゲートは前記インバータ１５の出力端。
チャネルＭＯ８Ｔ１１と第１のＮチャネルＭＯ８Ｔ１２
のそれぞれのゲートは共通にして入力端ＶＩＮに接続し
、それぞれのドレインは共通にしてインバータ１５０入
力端に接続する。前記第１のＰＭＯ８Ｔ１１のソースは
第１の電流制限器１６の一端Ｂに接続するとともに第２
のＰＭＯ３Ｔ１３のドレインに接続する。該第２のＰＭ
Ｏ８Ｔ１３のソースは電源の高電位側■ｄｄに接続し、
ゲートは前記インバータ１５の出力端。
ＯＵＴに接続する。前記第１の電流制限器１６の他の一
端ＡはＶｄｄに接続する。前記第１のＮＭＯ５Ｔ１２の
ソースは第２の電流制限器１７の一端Ｃに接続するとと
もに第２のＮチャネルＭＯ５Ｔ１４のドレインに接続す
る。該第２のＮチャ坏ルＭＯ５Ｔ１４のゲートは前記イ
ンバータ１５の出力端ＯＵＴに接続し、ソースは前記第
２の電流制限器１７の他の一端りとともに電源の低電位
側Ｖ ｓ ｓに接続する。又、全てのＰチャネルＭＯ８
Ｔのサブストレートはｖｄｄに、全てのＮチャネルＭ
ＯＳ Ｔのサブストレートはｖｓ ｓに接続する。本発
明に於て前記電流制限器は後述の如く種々の形態が考え
られるがもっとも単純なものとしては抵抗で有り、以下
第１図に示した回路の動作の説明は前記電流制限器１６
及び１７が共に単純な抵抗体を用いた場合について行う
。
端ＡはＶｄｄに接続する。前記第１のＮＭＯ５Ｔ１２の
ソースは第２の電流制限器１７の一端Ｃに接続するとと
もに第２のＮチャネルＭＯ５Ｔ１４のドレインに接続す
る。該第２のＮチャ坏ルＭＯ５Ｔ１４のゲートは前記イ
ンバータ１５の出力端ＯＵＴに接続し、ソースは前記第
２の電流制限器１７の他の一端りとともに電源の低電位
側Ｖ ｓ ｓに接続する。又、全てのＰチャネルＭＯ８
Ｔのサブストレートはｖｄｄに、全てのＮチャネルＭ
ＯＳ Ｔのサブストレートはｖｓ ｓに接続する。本発
明に於て前記電流制限器は後述の如く種々の形態が考え
られるがもっとも単純なものとしては抵抗で有り、以下
第１図に示した回路の動作の説明は前記電流制限器１６
及び１７が共に単純な抵抗体を用いた場合について行う
。
今入力端ＶＩＮの電位がｖｓ ｓレベルに有るとすると
インバータ１５の入力端はＶｄｄレベルであり、出力端
ＯＵＴば■ｓｓレベルで有る。従って前記第１のＰチャ
ネルＭＯ３Ｔ１１及び前記第２のＰチャ坏ルＭＯ８Ｔ１
３がＯＮ状態に有り他のトランジスタはＯＦＦ状態に有
る。ここで前記入力端ＶＩＮの電位がＶｄｄに向って上
昇した場合、前記第１ＯＮチヤネルＭＯ８Ｔのソースに
は電流制限器１７が有るためバンクゲートバイアス効果
が生じ見掛のスレッショルド電圧は高い状態に有り、一
方前記第１のＰチャネルＭＯ８Ｔ１１のソースは前記第
２のＰチャネルＭＯ８Ｔ１３によってＶｄｄに短絡され
ているためスレッショルド電圧はほとんど変化ない状態
に有るため、前記インバータ１５０入力端が降下するの
は前記入力端ＶＩＮの電位がより高くなった時で有る。
インバータ１５の入力端はＶｄｄレベルであり、出力端
ＯＵＴば■ｓｓレベルで有る。従って前記第１のＰチャ
ネルＭＯ３Ｔ１１及び前記第２のＰチャ坏ルＭＯ８Ｔ１
３がＯＮ状態に有り他のトランジスタはＯＦＦ状態に有
る。ここで前記入力端ＶＩＮの電位がＶｄｄに向って上
昇した場合、前記第１ＯＮチヤネルＭＯ８Ｔのソースに
は電流制限器１７が有るためバンクゲートバイアス効果
が生じ見掛のスレッショルド電圧は高い状態に有り、一
方前記第１のＰチャネルＭＯ８Ｔ１１のソースは前記第
２のＰチャネルＭＯ８Ｔ１３によってＶｄｄに短絡され
ているためスレッショルド電圧はほとんど変化ない状態
に有るため、前記インバータ１５０入力端が降下するの
は前記入力端ＶＩＮの電位がより高くなった時で有る。
前記インバータ１５の入力端電位カー該インバータ１５
のスレッショルド以下まで降下すると前記出力端ＯＵＴ
はｖｓ ｓレベルからｖｄｄレベル方向に変化し前記第
２のＮチャネルＭＯ８Ｔ１４はＯＮ方向となり前記第２
のＰチャネルＭＯ８ＴＩ６はＯＦＦ方向となるため、前
記インバータ１５の入力端はより降下する事になり、こ
の正帰還により前記インバータ１５の入力端は急速に”
Ｊ ｓ ｓレベルまで降下して一方向の動作が完了する
。も５一方向の動作の説明は動作の方向が逆になるだけ
で有るので説明を省略するが、結論として前記インバー
タ１５の出力端ＯＵＴを■ｓ ｓレベルからｖｄｄレベ
ルに変化させるためには前記入力端ＶＩＮのレベルをよ
り高くしなければならず、逆に前記インバータ１５の出
力端ＯＵＴを■ｄｄレベルからＶｓｓレベルに変化させ
るためには前記入力端ＶＩＮのレベルをより低くしなけ
ればならない事になり、シュミットトリガ回路として作
動する事が分る。第８図にシュミットトリガ回路の特性
図を示す。
のスレッショルド以下まで降下すると前記出力端ＯＵＴ
はｖｓ ｓレベルからｖｄｄレベル方向に変化し前記第
２のＮチャネルＭＯ８Ｔ１４はＯＮ方向となり前記第２
のＰチャネルＭＯ８ＴＩ６はＯＦＦ方向となるため、前
記インバータ１５の入力端はより降下する事になり、こ
の正帰還により前記インバータ１５の入力端は急速に”
Ｊ ｓ ｓレベルまで降下して一方向の動作が完了する
。も５一方向の動作の説明は動作の方向が逆になるだけ
で有るので説明を省略するが、結論として前記インバー
タ１５の出力端ＯＵＴを■ｓ ｓレベルからｖｄｄレベ
ルに変化させるためには前記入力端ＶＩＮのレベルをよ
り高くしなければならず、逆に前記インバータ１５の出
力端ＯＵＴを■ｄｄレベルからＶｓｓレベルに変化させ
るためには前記入力端ＶＩＮのレベルをより低くしなけ
ればならない事になり、シュミットトリガ回路として作
動する事が分る。第８図にシュミットトリガ回路の特性
図を示す。
第１図に示した本発明の実施例によれば、第２図に示し
た従来例の有する欠点がない事は明白で有る。
た従来例の有する欠点がない事は明白で有る。
第４図、第５図、第６図は第１図に示した電流制限器１
６及び１７をＭＯＳ）ランジスタで構成した実施例で有
り、性能上それぞれ異なる点が有るが、全体の動作上は
それ程大きな差はないと考えて良い。ただし第５図に示
した電流制限器を用いた場合には動作電源圧が若干高く
なる。また第１図に於て前記電流制限器１６及び１７と
して第６図に示した構成を用いると前記第３図に示した
従来例と一部類似の構成となるが、該従来例の有する欠
点はない事が分る。
６及び１７をＭＯＳ）ランジスタで構成した実施例で有
り、性能上それぞれ異なる点が有るが、全体の動作上は
それ程大きな差はないと考えて良い。ただし第５図に示
した電流制限器を用いた場合には動作電源圧が若干高く
なる。また第１図に於て前記電流制限器１６及び１７と
して第６図に示した構成を用いると前記第３図に示した
従来例と一部類似の構成となるが、該従来例の有する欠
点はない事が分る。
第７図は本発明知事いる電流制限器のさらに他の実施例
で有り、第１図に示した前記電流制限器１６にＮチャネ
ルＭＯ８Ｔを用い、前記電流制限器１７にＰチャネルＭ
Ｏ３Ｔを用いた場合を示す。
で有り、第１図に示した前記電流制限器１６にＮチャネ
ルＭＯ８Ｔを用い、前記電流制限器１７にＰチャネルＭ
Ｏ３Ｔを用いた場合を示す。
この型の電流制限器を用いた場合には電流制限器自身に
大きなパックバイアス効果が働くため極めて大きな電流
制限効果が得られ、消費電流が大巾に減少出来、またヒ
ステリシス電圧も大きくとれる。
大きなパックバイアス効果が働くため極めて大きな電流
制限効果が得られ、消費電流が大巾に減少出来、またヒ
ステリシス電圧も大きくとれる。
更に第４図、第５図、第６図に示した実施例を用いた場
合には動作的に２つのＰ（またはＮ）チャネルＭＯ８Ｔ
と１つのＮ（またはＰ）チャネルＭＯ８Ｔの引合で遷移
電圧が決まるのに対し、第７図の電流制限器を用いた場
合には１つのＰチャネルＭＯ８Ｔ及び１つのＮチャネル
ＭＯ３Ｔ対１つのＰ（またはＮ）チャネルＭＯ３Ｔの引
合となるため、ＰチャネルＭＯ８ＴとＮチャネルＭＯ３
Ｔの特性の差による遷移電圧の片寄りを極めて小さく出
来る。
合には動作的に２つのＰ（またはＮ）チャネルＭＯ８Ｔ
と１つのＮ（またはＰ）チャネルＭＯ８Ｔの引合で遷移
電圧が決まるのに対し、第７図の電流制限器を用いた場
合には１つのＰチャネルＭＯ８Ｔ及び１つのＮチャネル
ＭＯ３Ｔ対１つのＰ（またはＮ）チャネルＭＯ３Ｔの引
合となるため、ＰチャネルＭＯ８ＴとＮチャネルＭＯ３
Ｔの特性の差による遷移電圧の片寄りを極めて小さく出
来る。
以上述べた如く、本発明によれば入力抵抗が極めて大き
く、更に低費電流特性を有する理想的なＣＭＯＳシュミ
ットトリガ回路が提供出来る。特に第７図に示した実施
例を用いた場合、大きなヒステリシス電圧を極めて容易
に得る事が出来、また遷移電圧の片寄りも少なく出来る
。
く、更に低費電流特性を有する理想的なＣＭＯＳシュミ
ットトリガ回路が提供出来る。特に第７図に示した実施
例を用いた場合、大きなヒステリシス電圧を極めて容易
に得る事が出来、また遷移電圧の片寄りも少なく出来る
。
第１図は本発明のシュミットトリガ回路の実施例を示す
回路図、第２図はシュミットトリガ回路の従来例を示す
回路図、第３図は他の従来例を示す回路図、第４図、第
５図、第６図、第７図は本発明に使用する電流制限器の
実施例を示す回路図、第８図は本発明のシュミットトリ
ガ回路の特性図で有る。 １６．１７・・・・・・電流制限器。
回路図、第２図はシュミットトリガ回路の従来例を示す
回路図、第３図は他の従来例を示す回路図、第４図、第
５図、第６図、第７図は本発明に使用する電流制限器の
実施例を示す回路図、第８図は本発明のシュミットトリ
ガ回路の特性図で有る。 １６．１７・・・・・・電流制限器。
Claims (1)
- 相補型ＭＯＳトランジスタにより構成されたインバータ
の少なくとも一方の電源線に電流制限素子と該電流制限
素子を短絡するためのスイッチ素子を挿入し、前記イン
バータの出力信号に基づいて前記スイッチ素子を制御す
る如く構成した事を特徴とするシュミットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60277616A JP2770941B2 (ja) | 1985-12-10 | 1985-12-10 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60277616A JP2770941B2 (ja) | 1985-12-10 | 1985-12-10 | シユミツトトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62136914A true JPS62136914A (ja) | 1987-06-19 |
| JP2770941B2 JP2770941B2 (ja) | 1998-07-02 |
Family
ID=17585896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60277616A Expired - Fee Related JP2770941B2 (ja) | 1985-12-10 | 1985-12-10 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770941B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5911031A (ja) * | 1982-07-12 | 1984-01-20 | Oki Electric Ind Co Ltd | ヒステリシス回路 |
| JPS60152117A (ja) * | 1984-01-19 | 1985-08-10 | Toshiba Corp | シユミツト回路 |
-
1985
- 1985-12-10 JP JP60277616A patent/JP2770941B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2770941B2 (ja) | 1998-07-02 |
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