JP2823195B2 - デコーダ回路 - Google Patents
デコーダ回路Info
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- JP2823195B2 JP2823195B2 JP62235422A JP23542287A JP2823195B2 JP 2823195 B2 JP2823195 B2 JP 2823195B2 JP 62235422 A JP62235422 A JP 62235422A JP 23542287 A JP23542287 A JP 23542287A JP 2823195 B2 JP2823195 B2 JP 2823195B2
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- power supply
- type fet
- output
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はデコーダ回路に関し、得にスタティック型デ
コーダ回路に関するものである。 （ロ）従来の技術 第５図は従来例に係るスタティック型デコーダ回路の
回路図である。この回路構成によれば、入力信号がｎ個
の場合、１つの出力当たりｎ個のｐチャンネルMOSFETと
ｎ個のｎチャンネルMOSFETの合わせて2n個のMOSFETが必
要である。 また第６図は別の従来例に係るレシオ型デコーダ回路
の回路図である。この回路によれば、入力信号がｎ個の
場合、１つの出力当たり１個のｐチャンネルMOSFET（又
は１個のｎチャンネルMOSFET）とｎ個のｎチャンネルMO
SFET（又はｎ個のｐチャンネルMOSFET）の合わせてｎ＋
１個のMOSFETで構成することができる。 （ハ）発明が解決しようとする問題点 第５図に示す回路によれば、ｎ個の入力信号について
デコードするために2n個のMOSFETを必要とするので、素
子形成面積が大きくなって高集積化が図れないという問
題がある。 また第６図に示す回路によれば、構成素子数をｎ＋１
個と大幅に縮小できる利点があるが、選択出力部におい
て電源間に定常的な貫通電流が流れるので消費電力が増
大するという問題がある。更に応答が遅い、あるいは適
正な出力レベルを得るためには、各構成MOSFETのサイズ
を十分に検討しなければならないなど、設計やプロセス
の負担が大きくなるという問題がある。 本発明はかかる従来の問題に鑑みて創作されたもので
あり、構成素子数が少なく、かつ安定な出力を得ること
のできるスタティック型デコーダ回路の提供を目的とす
る。 （ニ）問題点を解決するための手段 本発明のデコーダ回路の構成は、ソースが第１の電源
に接続された第１の−導電型FETと、この第１の−導電
型FETに直列接続され、かつゲートを共通接続された第
１の逆導電型FETと、この第１の逆導電型FETに直列接続
された第２の逆導電型FETと、この第２の逆導電型FETに
直列接続され、かつゲートを共通接続され、ソースが前
記第１の電源に接続された第２の−導電型FETと、前記
第１の−導電型FETと前記第２の逆導電型FETの接続点を
第１の出力とし、前記第２の−導電型FETと前記第２の
逆導電型FETの接続点を第２の出力とし、該第１の出力
と第２の出力との間に互いに並列接続されたｎ−１個の
第３の−導電型FETと、前記第１の逆導電型FETと前記第
２の逆導電型FETとの接続点と第２の電源との間に直列
接続されたｎ−１個の第３の逆導電型FETとからなり、
前記第１の−導電型FET及び前記第１の逆導電型FETの共
通ゲート入力にｉ番目の入力信号を入力し、前記第２の
−導電型FET及び前記第２の逆導電型FETの共通ゲート入
力に該ｉ番目の入力信号の反転信号を入力し、前記ｎ−
１個の第３の−導電型FETの各ゲートにはｉ番目以外の
他の入力信号を別々に入力し、前記ｎ−１個の第３の逆
導電型FETの各ゲートにも、同様にｉ番目以外の入力信
号を別々に入力していることを特徴としている。 そして、例えば、前記第１の電源を高電圧電源、前記
第２の電源を低電圧電源、前記−導電型をｐチャンネル
型に設定すれば、NAND型のデコーダ回路が形成できる。
また、前記第１の電源を低電圧電源、前記第２の電源を
高電圧電源、前記−導電型をｎチャンネル型に設定すれ
ば、NOR型のデコーダ回路が形成できる。 （ホ）作用 このデコーダ回路が選択されるとき、縦列接続された
ｎ−１個の第３の逆導電型FETのすべてがオンする。−
方、このとき並列接続されたｎ−１個の第３の−導電型
FETのすべてがオフするので第１の出力と第２の出力は
切離される。このため所定のｉ番目の信号又はその反転
信号が反転され、第１の出力又は第２の出力から選択出
力が得られる。 このデコーダ回路が非選択のとき、縦列接続されたｎ
−１個の第３の逆導電型FETの少なくとも１個がオフし
ている。一方、このとき並列接続されたｎ−１個の第３
の−導電型FETの少なくとも１つがオンしているので、
第１の出力と第２の出力は短絡して非選択出力が得られ
る。 （ヘ）実施例 次に図を参照しながら本発明の実施例について説明す
る。第１図は本発明の実施例に係る３入力NAND型デコー
ダ回路であり、第２図は第１図の回路シンボリック図で
ある。 図において、T1〜T5はｐチャンネルMOSFET、T6〜T10
はｎチャンネルMOSFETであり、T1,T6,T7,T2は縦列接続
され、両端のT1とT2の各ソースはVDD（高電圧電源）に
接続されている。そして、T1とT6のゲートは共通接続さ
れ、T7とT2のゲートも共通接続されている。 またT1とT6の共通接続点は出力１を形成し、T7とT2の
共通接続点は出力２を形成しており、出力１と出力２の
間にはT3〜T5が並列接続されている。更に、T8〜T10は
縦列接続されT8のドレインはT6とT7の接続点に共通接続
され、T10のソースはVss（低電圧電源）に接続されてい
る。 次に本発明の実施例回路の動作を説明する。なお、第
１図において、入力1Aと入力1Bは互いに反転の関係にあ
る信号である。 いま、出力１を選択するときには、入力1A＝“1",入
力1B＝“0",入力２〜入力４＝“1"とする。これによ
り、T9〜T10がすべてオンするので、T6とT7の共通接続
点はVssレベルとなる。また、T3〜T5はすべてオフする
ので、出力１と出力２が切離される。従って出力１には
入力1Aの反転信号である“0"レベル信号が出力され、一
方、出力２には“1"レベル信号が出力される。 なお、出力２を選択するときには、入力1A＝“0",入
力1B＝“1"とする。このときには出力１が“1"レベル、
出力２が“0"レベルとなる。 次にデコーダ回路が非選択のときには、入力２〜４の
少なくとも１つが“0"レベルである。このときにはT3〜
T5のいずれかがオンするので、出力１と出力２が短絡す
る。またT8〜T10のいずれかがオフするので、T6とT7の
共通接続点はVssから切離される。そして、1Aと1Bのい
ずれかは、“0"レベルであるからT1とT2のどちらかがオ
ンするので、出力１と出力２は共に“1"レベルとなる。
すなわち非選択状態となる。 このように本発明の実施例回路は完全スタティック動
作を行なう。 また、本発明の実施例回路によれば、４個の入力をデ
コードする場合、１つの出力当たり５個のFETを用いて
構成することができるので、従来よりも構成素子数を少
なくすることが可能となり、半導体装置の高集積化を図
ることができる。 なお、実施例では４入力のNAND型デコーダ回路につい
て説明したが、任意のＮ入力のデコーダ回路に最適可能
であり、この場合には１つの出力当たりの構成素子数は
ｎ＋１個となる。 第３図は別の実施例に係るNOR型のデコーダ回路の回
路図であり、この場合には論理を反転させ、かつｐチャ
ンネルMOSFETとｎチャンネルMOSFETの役割を入れ換える
ことにより、同様の動作を行なわせることが可能とな
る。但し、この場合には選択された出力のみ“0"レベル
信号となる。なお第４図は第３図の回路のシンボリック
図である。 （ト）発明の効果 以上説明したように、本発明によれば完全スタティッ
ク動作で、かつ、ｎ個の入力をデコードするのに、１つ
の出力当たりｎ＋１個の素子数で回路を構成することが
可能となる。これにより回路素子の形成面積を小さくし
て回路の高集積化を図ることができる。
コーダ回路に関するものである。 （ロ）従来の技術 第５図は従来例に係るスタティック型デコーダ回路の
回路図である。この回路構成によれば、入力信号がｎ個
の場合、１つの出力当たりｎ個のｐチャンネルMOSFETと
ｎ個のｎチャンネルMOSFETの合わせて2n個のMOSFETが必
要である。 また第６図は別の従来例に係るレシオ型デコーダ回路
の回路図である。この回路によれば、入力信号がｎ個の
場合、１つの出力当たり１個のｐチャンネルMOSFET（又
は１個のｎチャンネルMOSFET）とｎ個のｎチャンネルMO
SFET（又はｎ個のｐチャンネルMOSFET）の合わせてｎ＋
１個のMOSFETで構成することができる。 （ハ）発明が解決しようとする問題点 第５図に示す回路によれば、ｎ個の入力信号について
デコードするために2n個のMOSFETを必要とするので、素
子形成面積が大きくなって高集積化が図れないという問
題がある。 また第６図に示す回路によれば、構成素子数をｎ＋１
個と大幅に縮小できる利点があるが、選択出力部におい
て電源間に定常的な貫通電流が流れるので消費電力が増
大するという問題がある。更に応答が遅い、あるいは適
正な出力レベルを得るためには、各構成MOSFETのサイズ
を十分に検討しなければならないなど、設計やプロセス
の負担が大きくなるという問題がある。 本発明はかかる従来の問題に鑑みて創作されたもので
あり、構成素子数が少なく、かつ安定な出力を得ること
のできるスタティック型デコーダ回路の提供を目的とす
る。 （ニ）問題点を解決するための手段 本発明のデコーダ回路の構成は、ソースが第１の電源
に接続された第１の−導電型FETと、この第１の−導電
型FETに直列接続され、かつゲートを共通接続された第
１の逆導電型FETと、この第１の逆導電型FETに直列接続
された第２の逆導電型FETと、この第２の逆導電型FETに
直列接続され、かつゲートを共通接続され、ソースが前
記第１の電源に接続された第２の−導電型FETと、前記
第１の−導電型FETと前記第２の逆導電型FETの接続点を
第１の出力とし、前記第２の−導電型FETと前記第２の
逆導電型FETの接続点を第２の出力とし、該第１の出力
と第２の出力との間に互いに並列接続されたｎ−１個の
第３の−導電型FETと、前記第１の逆導電型FETと前記第
２の逆導電型FETとの接続点と第２の電源との間に直列
接続されたｎ−１個の第３の逆導電型FETとからなり、
前記第１の−導電型FET及び前記第１の逆導電型FETの共
通ゲート入力にｉ番目の入力信号を入力し、前記第２の
−導電型FET及び前記第２の逆導電型FETの共通ゲート入
力に該ｉ番目の入力信号の反転信号を入力し、前記ｎ−
１個の第３の−導電型FETの各ゲートにはｉ番目以外の
他の入力信号を別々に入力し、前記ｎ−１個の第３の逆
導電型FETの各ゲートにも、同様にｉ番目以外の入力信
号を別々に入力していることを特徴としている。 そして、例えば、前記第１の電源を高電圧電源、前記
第２の電源を低電圧電源、前記−導電型をｐチャンネル
型に設定すれば、NAND型のデコーダ回路が形成できる。
また、前記第１の電源を低電圧電源、前記第２の電源を
高電圧電源、前記−導電型をｎチャンネル型に設定すれ
ば、NOR型のデコーダ回路が形成できる。 （ホ）作用 このデコーダ回路が選択されるとき、縦列接続された
ｎ−１個の第３の逆導電型FETのすべてがオンする。−
方、このとき並列接続されたｎ−１個の第３の−導電型
FETのすべてがオフするので第１の出力と第２の出力は
切離される。このため所定のｉ番目の信号又はその反転
信号が反転され、第１の出力又は第２の出力から選択出
力が得られる。 このデコーダ回路が非選択のとき、縦列接続されたｎ
−１個の第３の逆導電型FETの少なくとも１個がオフし
ている。一方、このとき並列接続されたｎ−１個の第３
の−導電型FETの少なくとも１つがオンしているので、
第１の出力と第２の出力は短絡して非選択出力が得られ
る。 （ヘ）実施例 次に図を参照しながら本発明の実施例について説明す
る。第１図は本発明の実施例に係る３入力NAND型デコー
ダ回路であり、第２図は第１図の回路シンボリック図で
ある。 図において、T1〜T5はｐチャンネルMOSFET、T6〜T10
はｎチャンネルMOSFETであり、T1,T6,T7,T2は縦列接続
され、両端のT1とT2の各ソースはVDD（高電圧電源）に
接続されている。そして、T1とT6のゲートは共通接続さ
れ、T7とT2のゲートも共通接続されている。 またT1とT6の共通接続点は出力１を形成し、T7とT2の
共通接続点は出力２を形成しており、出力１と出力２の
間にはT3〜T5が並列接続されている。更に、T8〜T10は
縦列接続されT8のドレインはT6とT7の接続点に共通接続
され、T10のソースはVss（低電圧電源）に接続されてい
る。 次に本発明の実施例回路の動作を説明する。なお、第
１図において、入力1Aと入力1Bは互いに反転の関係にあ
る信号である。 いま、出力１を選択するときには、入力1A＝“1",入
力1B＝“0",入力２〜入力４＝“1"とする。これによ
り、T9〜T10がすべてオンするので、T6とT7の共通接続
点はVssレベルとなる。また、T3〜T5はすべてオフする
ので、出力１と出力２が切離される。従って出力１には
入力1Aの反転信号である“0"レベル信号が出力され、一
方、出力２には“1"レベル信号が出力される。 なお、出力２を選択するときには、入力1A＝“0",入
力1B＝“1"とする。このときには出力１が“1"レベル、
出力２が“0"レベルとなる。 次にデコーダ回路が非選択のときには、入力２〜４の
少なくとも１つが“0"レベルである。このときにはT3〜
T5のいずれかがオンするので、出力１と出力２が短絡す
る。またT8〜T10のいずれかがオフするので、T6とT7の
共通接続点はVssから切離される。そして、1Aと1Bのい
ずれかは、“0"レベルであるからT1とT2のどちらかがオ
ンするので、出力１と出力２は共に“1"レベルとなる。
すなわち非選択状態となる。 このように本発明の実施例回路は完全スタティック動
作を行なう。 また、本発明の実施例回路によれば、４個の入力をデ
コードする場合、１つの出力当たり５個のFETを用いて
構成することができるので、従来よりも構成素子数を少
なくすることが可能となり、半導体装置の高集積化を図
ることができる。 なお、実施例では４入力のNAND型デコーダ回路につい
て説明したが、任意のＮ入力のデコーダ回路に最適可能
であり、この場合には１つの出力当たりの構成素子数は
ｎ＋１個となる。 第３図は別の実施例に係るNOR型のデコーダ回路の回
路図であり、この場合には論理を反転させ、かつｐチャ
ンネルMOSFETとｎチャンネルMOSFETの役割を入れ換える
ことにより、同様の動作を行なわせることが可能とな
る。但し、この場合には選択された出力のみ“0"レベル
信号となる。なお第４図は第３図の回路のシンボリック
図である。 （ト）発明の効果 以上説明したように、本発明によれば完全スタティッ
ク動作で、かつ、ｎ個の入力をデコードするのに、１つ
の出力当たりｎ＋１個の素子数で回路を構成することが
可能となる。これにより回路素子の形成面積を小さくし
て回路の高集積化を図ることができる。
【図面の簡単な説明】
第１図は本発明の実施例に係る４入力NAND型デコーダ回
路の回路図、 第２図は第１図の回路のシンボリック図、 第３図は本発明の別の実施例に係る３入力NOR型デコー
ダ回路の回路図、 第４図は第３図の回路のシンボリック図、 第５図は第１図と同じ機能をもつ従来のスタティック型
デコーダ回路の回路図、 第６図は第１図と同じ機能をもつ従来のレシオ型デコー
ダ回路の回路図である。 T1〜T5……ｐチャンネルMOSFET、T6〜T10……ｎチャン
ネルMOSFET。
路の回路図、 第２図は第１図の回路のシンボリック図、 第３図は本発明の別の実施例に係る３入力NOR型デコー
ダ回路の回路図、 第４図は第３図の回路のシンボリック図、 第５図は第１図と同じ機能をもつ従来のスタティック型
デコーダ回路の回路図、 第６図は第１図と同じ機能をもつ従来のレシオ型デコー
ダ回路の回路図である。 T1〜T5……ｐチャンネルMOSFET、T6〜T10……ｎチャン
ネルMOSFET。
Claims (1)
- (57)【特許請求の範囲】 １．ソースが第１の電源に接続された第１の−導電型FE
Tと、この第１の−導電型FETに直列接続され、かつゲー
トを共通接続された第１の逆導電型FETと、この第１の
逆導電型FETに直列接続された第２の逆導電型FETと、こ
の第２の逆導電型FETに直列接続され、かつゲートを共
通接続され、ソースが前記第１の電源に接続された第２
の−導電型FETと、前記第１の−導電型FETと前記第１の
逆導電型FETの接続点を第１の出力とし、前記第２の−
導電型FETと前記第２の逆導電型FETの接続点を第２の出
力とし、該第１の出力と第２の出力との間に互いに並列
接続されたｎ−１個の第３の−導電型FETと、前記第１
の逆導電型FETと前記第２の逆導電型FETとの接続点と第
２の電源との間に直列接続されたｎ−１個の第３の逆導
電型FETとからなり、 前記第１の−導電型FET及び前記第１の逆導電型FETの共
通ゲート入力にｉ番目の入力信号を入力し、前記第２の
−導電型FET及び前記第２の逆導電型FETの共通ゲート入
力に該ｉ番目の入力信号の反転信号を入力し、前記ｎ−
１個の第３の−導電型FETの各ゲートにはｉ番目以外の
他の入力信号を別々に入力し、前記ｎ−１個の第３の逆
導電型FETの各ゲートにも、同様にｉ番目以外の入力信
号を別々に入力していることを特徴とするデコーダ回
路。 ２．前記第１の電源は高電圧電源、前記第２の電源は低
電圧電源、前記−導電型はｐチャンネル型であることを
特徴とする特許請求の範囲第１項に記載のデコーダ回
路。 ３．前記第１の電源は低電圧電源、前記第２の電源は高
電圧電源、前記−導電型はｎチャンネル型であることを
特徴とする特許請求の範囲第１項に記載のデコーダ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62235422A JP2823195B2 (ja) | 1987-09-18 | 1987-09-18 | デコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62235422A JP2823195B2 (ja) | 1987-09-18 | 1987-09-18 | デコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6478031A JPS6478031A (en) | 1989-03-23 |
| JP2823195B2 true JP2823195B2 (ja) | 1998-11-11 |
Family
ID=16985869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62235422A Expired - Lifetime JP2823195B2 (ja) | 1987-09-18 | 1987-09-18 | デコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2823195B2 (ja) |
-
1987
- 1987-09-18 JP JP62235422A patent/JP2823195B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6478031A (en) | 1989-03-23 |
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