JPS61212118A - 一致検出回路 - Google Patents
一致検出回路Info
- Publication number
- JPS61212118A JPS61212118A JP5195785A JP5195785A JPS61212118A JP S61212118 A JPS61212118 A JP S61212118A JP 5195785 A JP5195785 A JP 5195785A JP 5195785 A JP5195785 A JP 5195785A JP S61212118 A JPS61212118 A JP S61212118A
- Authority
- JP
- Japan
- Prior art keywords
- nmos
- logical level
- input terminal
- series
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Landscapes
- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯ８形半導体素子で構成した一致検出回路に
関する。
関する。
従来の一致検出回路の回路構成において、相補形ＭＯ８
論理回路では例えば２ピット人力に対しては、第４図に
示すように、２つの入力端子５１゜５２と１つの出力端
子５３金もつ排他的０凡５４あるいは排他的ＮＯ几によ
り、構成していた。この排他的０几５４は第５図のよう
に形成される。
論理回路では例えば２ピット人力に対しては、第４図に
示すように、２つの入力端子５１゜５２と１つの出力端
子５３金もつ排他的０凡５４あるいは排他的ＮＯ几によ
り、構成していた。この排他的０几５４は第５図のよう
に形成される。
すなわち、入力端子５１．５２を直接ＮＡＮＤ５５に加
えるとともに、インバータ５８．５９をそれぞれ介して
ＮＡＮＤ５６に加え、これらＮ Ａ Ｎ １）５５．５
６（１９出力をＮＡＮＤ５７の各入力に加え、ＮＡＮｉ
）５７から出力端子５３を導出していた。
えるとともに、インバータ５８．５９をそれぞれ介して
ＮＡＮＤ５６に加え、これらＮ Ａ Ｎ １）５５．５
６（１９出力をＮＡＮＤ５７の各入力に加え、ＮＡＮｉ
）５７から出力端子５３を導出していた。
し発明が解決しようとする問題点〕
上述したように、従来の一致検出回路では、第５図に示
したように、入力端子５１．５２に加わる信号の一致検
出のためには１６個のＰ形およびＮ形ＭＯ８トランジス
タを必要とする。従って、ｎ個の一致検出回路を構成し
ようとした場合、１６×ｎ個のトランジスタとこれら各
−散積出回路の全てが一致を検出したことを検出するＡ
ＮＤ回路が必要となり、素子数が極めて多くなり、高集
積化の障害となる。
したように、入力端子５１．５２に加わる信号の一致検
出のためには１６個のＰ形およびＮ形ＭＯ８トランジス
タを必要とする。従って、ｎ個の一致検出回路を構成し
ようとした場合、１６×ｎ個のトランジスタとこれら各
−散積出回路の全てが一致を検出したことを検出するＡ
ＮＤ回路が必要となり、素子数が極めて多くなり、高集
積化の障害となる。
本発明の目的は構成素子数が少なくし、又、集積回路の
高集積化を阻害しない一致検出回路を提供することにあ
る。
高集積化を阻害しない一致検出回路を提供することにあ
る。
本発明によれは、電源間に複数のＭＯＳ ｌ−ランジス
タのソース・ドレイン間の第１の直列回路と同じく複数
のＭＯＳトランジスタのソース・ドレイン間の第２の直
列回路との並列回路と負荷とを直列に接続し、第１の直
列回路の各ＭＯ８）う／ジスタのゲートに入力信号を加
え、第２の直列回路の各ＭＯＳトランジスタのゲートに
入力信号を反転した信号を加える一致検出回路を得る。
タのソース・ドレイン間の第１の直列回路と同じく複数
のＭＯＳトランジスタのソース・ドレイン間の第２の直
列回路との並列回路と負荷とを直列に接続し、第１の直
列回路の各ＭＯ８）う／ジスタのゲートに入力信号を加
え、第２の直列回路の各ＭＯＳトランジスタのゲートに
入力信号を反転した信号を加える一致検出回路を得る。
次に１図面を参照して本発明をより詳細に説明する。
第１図に本発明の一致検出回路の第１の実施例を示す。
入力端１が論理レベル“１”及び入力端２が論理レベル
″′１“のときには、ＮチャンネルＭＯ８？ランジスタ
（以下、ＮＭＯＳと呼ぶ）１１、及びＮＭＯＳ１２がＯ
ＮとなりＰチャンネルへイＯＳトランジスタ（以降ＰＭ
Ｏ８と呼ぶ）３８のＯＮ抵抗がＮＭＯＳ １１ 、ＮＭ
ＯＳ １２のＯＮ抵抗に比較して充分大きいとすると、
−散積出端３３は論理レベル″０“になる。
″′１“のときには、ＮチャンネルＭＯ８？ランジスタ
（以下、ＮＭＯＳと呼ぶ）１１、及びＮＭＯＳ１２がＯ
ＮとなりＰチャンネルへイＯＳトランジスタ（以降ＰＭ
Ｏ８と呼ぶ）３８のＯＮ抵抗がＮＭＯＳ １１ 、ＮＭ
ＯＳ １２のＯＮ抵抗に比較して充分大きいとすると、
−散積出端３３は論理レベル″０“になる。
入力端１が論理レベルゝゝ０“及び、入力端２が論理レ
ベル′Ｘ□“のときには、インバータ回路、４１．４２
の出力端は論理レベルゝゝ１“となり、ＮＭＯＳ及びＮ
ＭＯＳ ２２がＯＮとなり、ＰＭ０８３８のＯＮ抵抗が
、ＮＭＯＳ２１とＮＭＯＳ２２のＯＮ抵抗に比較して充
分大きいとすると一致検出端３３は論理レベルゝゝ０“
になる。
ベル′Ｘ□“のときには、インバータ回路、４１．４２
の出力端は論理レベルゝゝ１“となり、ＮＭＯＳ及びＮ
ＭＯＳ ２２がＯＮとなり、ＰＭ０８３８のＯＮ抵抗が
、ＮＭＯＳ２１とＮＭＯＳ２２のＯＮ抵抗に比較して充
分大きいとすると一致検出端３３は論理レベルゝゝ０“
になる。
入力端ｌが論理レベル２０“及び入力端２が論理レベル
１１“のときには、ＮＭＯＳ １１とＮＭＯＳ１１とＮ
ＭＯＳ２２はＯＦＦ、ＮＭＯＳ １２とＮＭＯＳ２１は
ＯＮになり、ＰＭＯ８３８のＯＮ抵抗がＮＭＯＳ１１と
ＮＭ０８２２０ＯＦＦｍ抗に比較し充分に小さければ一
致検出端３３は論理レベルゝゝ１“になる。同様に、入
力端ｌが論理レベル“１“及び入力端２が論理レベル″
０“のときには、ＮＭＯＳ １１とＮＭＯＳ２２はＯＮ
になり、ＮＭＯＳ１２とＮＭＯＳ２１はＯＦＦになる。
１１“のときには、ＮＭＯＳ １１とＮＭＯＳ１１とＮ
ＭＯＳ２２はＯＦＦ、ＮＭＯＳ １２とＮＭＯＳ２１は
ＯＮになり、ＰＭＯ８３８のＯＮ抵抗がＮＭＯＳ１１と
ＮＭ０８２２０ＯＦＦｍ抗に比較し充分に小さければ一
致検出端３３は論理レベルゝゝ１“になる。同様に、入
力端ｌが論理レベル“１“及び入力端２が論理レベル″
０“のときには、ＮＭＯＳ １１とＮＭＯＳ２２はＯＮ
になり、ＮＭＯＳ１２とＮＭＯＳ２１はＯＦＦになる。
ここでＰＭＯ８３８のＯＮ抵抗がＮＭＯＳ１２とＮＭＯ
８２１のＯＦＦ抵抗に比較して充分小さければ、−散積
出端３３は論理レベル１１“となる。
８２１のＯＦＦ抵抗に比較して充分小さければ、−散積
出端３３は論理レベル１１“となる。
このように、第１図に示し九回路においては、入力端１
と入力端２の論理レベルが一致したときには一致検出端
３３は論理レベル″０”となり、入力端１と入力端２の
論理レベルが一致しないときには、論理レベルゝ１“と
な抄、排他的ＯＲと同一の論理となる。
と入力端２の論理レベルが一致したときには一致検出端
３３は論理レベル″０”となり、入力端１と入力端２の
論理レベルが一致しないときには、論理レベルゝ１“と
な抄、排他的ＯＲと同一の論理となる。
第２図は２ビツト入力以上の本発明による一致検出回路
の第２の実施例である。
の第２の実施例である。
第１図の実施例で説明したのと同様に、入力端１．２．
３．４−−−−−Ｎがすべて論理レベル“ｌ“またはＯ
”のときには−散積出端３３は論理レベル２０“となり
、その他の入力端の論理レベルの組合わせのときには一
致検出端３３は論理レベル″１“となることは容易に理
解されよう。
３．４−−−−−Ｎがすべて論理レベル“ｌ“またはＯ
”のときには−散積出端３３は論理レベル２０“となり
、その他の入力端の論理レベルの組合わせのときには一
致検出端３３は論理レベル″１“となることは容易に理
解されよう。
第３図は２ビツト入力が複数個存在する場合の一致検出
回路の実施例である。入力端１と２．入力端３と４．−
ｍ−入力端ｊとｍ、入力端１０１と１０２、入力端１０
３と１０４．−−一入力端ｎと００論理レベルがそれぞ
れすべて一致したときにＮＯＲ回路３９の出力端が１“
となり、その他の入力端の論理レベルの組合せのときに
は、０“となることは容易に理解されよう。
回路の実施例である。入力端１と２．入力端３と４．−
ｍ−入力端ｊとｍ、入力端１０１と１０２、入力端１０
３と１０４．−−一入力端ｎと００論理レベルがそれぞ
れすべて一致したときにＮＯＲ回路３９の出力端が１“
となり、その他の入力端の論理レベルの組合せのときに
は、０“となることは容易に理解されよう。
以上の実施例からも明らかなように、本発明によれば多
ビツト入力が複数個存在する一致検出回路の場合でもＮ
ＭＯＳ トランジスタの縦積みをマトリクス状に配置す
ることにより、容易に構成できる。又、マスク設計上に
おいてもＮＭＯＳトランジスタの縦積みを基本にしてい
るため、縦積み）ＬＯＭ構造と同様なレイアウトにでき
るため、高集積度が可能である。
ビツト入力が複数個存在する一致検出回路の場合でもＮ
ＭＯＳ トランジスタの縦積みをマトリクス状に配置す
ることにより、容易に構成できる。又、マスク設計上に
おいてもＮＭＯＳトランジスタの縦積みを基本にしてい
るため、縦積み）ＬＯＭ構造と同様なレイアウトにでき
るため、高集積度が可能である。
以上説明したように、本発明の一致検出回路によれば、
少い素子数で構成できるだけでなく、実施例からも明ら
かなように縦積みのＮＭ（ＪＳ トランジスタで構成し
ていることから、高集積化が容易であり、特に複数多ビ
ットの一致検出に有効である。
少い素子数で構成できるだけでなく、実施例からも明ら
かなように縦積みのＮＭ（ＪＳ トランジスタで構成し
ていることから、高集積化が容易であり、特に複数多ビ
ットの一致検出に有効である。
第１図から第３図はそれぞれ本発明による一致検出回路
の実施例を示す回路図である。第４図および第５図は従
来の一致回路を示すブロック図とその内部回路フロック
図である。 １．２，３．４−−−１０１，１０２，１０３゜１０４
−−−Ｎ ＊ ｌ ＊ｍ ｔ ｎ ｖ Ｏ”””入力端
子、１１．１２．１３．１４−−−Ｍ、２１．２２．２
３゜２４−−−Ｌ、６１．６２，６３．６４−−−Ｔ、
Ｕ。 ７１．７２，７３．７４−一−Ｗ、Ｘ、Ｐ、Ｑ、Ｘ。 Ｓ・・・・・・Ｎ４ヤンネルＭＯＳトランジスタ、４１
゜４２．４３．４４−−−に、Ｈ，Ｉ、８１，８２゜８
３．８４−−−Ｊ 、Ｋ・・・・・・インバータ、３９
・・・・・・ＮＯＲ，，５１，５２・・・・・・入力端
子、５３・・・・・・出力端子、５４・・・・・・排他
的０几、５５．５６．５７・・・・・・ＮＡＮＤ、５８
．５９・・・・・・インバータ。 Ｖ、ｓ 消 Ｉ 図 ｖｓｓ 若２ 図 ８５図
の実施例を示す回路図である。第４図および第５図は従
来の一致回路を示すブロック図とその内部回路フロック
図である。 １．２，３．４−−−１０１，１０２，１０３゜１０４
−−−Ｎ ＊ ｌ ＊ｍ ｔ ｎ ｖ Ｏ”””入力端
子、１１．１２．１３．１４−−−Ｍ、２１．２２．２
３゜２４−−−Ｌ、６１．６２，６３．６４−−−Ｔ、
Ｕ。 ７１．７２，７３．７４−一−Ｗ、Ｘ、Ｐ、Ｑ、Ｘ。 Ｓ・・・・・・Ｎ４ヤンネルＭＯＳトランジスタ、４１
゜４２．４３．４４−−−に、Ｈ，Ｉ、８１，８２゜８
３．８４−−−Ｊ 、Ｋ・・・・・・インバータ、３９
・・・・・・ＮＯＲ，，５１，５２・・・・・・入力端
子、５３・・・・・・出力端子、５４・・・・・・排他
的０几、５５．５６．５７・・・・・・ＮＡＮＤ、５８
．５９・・・・・・インバータ。 Ｖ、ｓ 消 Ｉ 図 ｖｓｓ 若２ 図 ８５図
Claims (1)
- 複数のＭＯＳトランジスタのソース・ドレイン間を直列
に接続した第１の直列回路と、複数の他のＭＯＳトラン
ジスタのソース・ドレイン間を直列に接続して前記第１
の直列回路と並列接続を形成する第２の直列回路と、前
記並列接続に直列に接続される負荷と、前記他のＭＯＳ
トランジスタのそれぞれのゲートに出力が接続される複
数のインバータと、前記ＭＯＳトランジスタのそれぞれ
のゲートおよび各インバータの対応するものの入力に接
続された複数の入力端子と、前記負荷から出力を取り出
す出力端子とを有することを特徴とする一致検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5195785A JPS61212118A (ja) | 1985-03-15 | 1985-03-15 | 一致検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5195785A JPS61212118A (ja) | 1985-03-15 | 1985-03-15 | 一致検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61212118A true JPS61212118A (ja) | 1986-09-20 |
Family
ID=12901348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5195785A Pending JPS61212118A (ja) | 1985-03-15 | 1985-03-15 | 一致検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61212118A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441924A (en) * | 1987-08-07 | 1989-02-14 | Nec Corp | Logic circuit |
| JPH0529923A (ja) * | 1991-07-24 | 1993-02-05 | Mitsubishi Electric Corp | 一致検出回路 |
| JPH06181440A (ja) * | 1992-12-03 | 1994-06-28 | Nec Corp | 多数ビットの全一致検出回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS566736A (en) * | 1979-06-27 | 1981-01-23 | Kobe Steel Ltd | Hot hydrostatic press device |
-
1985
- 1985-03-15 JP JP5195785A patent/JPS61212118A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS566736A (en) * | 1979-06-27 | 1981-01-23 | Kobe Steel Ltd | Hot hydrostatic press device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441924A (en) * | 1987-08-07 | 1989-02-14 | Nec Corp | Logic circuit |
| JPH0529923A (ja) * | 1991-07-24 | 1993-02-05 | Mitsubishi Electric Corp | 一致検出回路 |
| JPH06181440A (ja) * | 1992-12-03 | 1994-06-28 | Nec Corp | 多数ビットの全一致検出回路 |
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