JPS61216521A - Ｍｉｓ型３値論理回路 - Google Patents
Ｍｉｓ型３値論理回路Info
- Publication number
- JPS61216521A JPS61216521A JP60057817A JP5781785A JPS61216521A JP S61216521 A JPS61216521 A JP S61216521A JP 60057817 A JP60057817 A JP 60057817A JP 5781785 A JP5781785 A JP 5781785A JP S61216521 A JPS61216521 A JP S61216521A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は２進数に対比して３進数による３値論理回路の
中で、特”にＭＩＳＰＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）を用いたＭＩａ型３値論理回路に関する。
゛ 〔従来の技術〕 一般に３値論瑠は２値論理に比し、同じビット数での情
報量が飛躍的に増大する利点が認められて卦）１例えば
、特開昭４９−７８４５０号公報にｌＥＡ図（ａ）に示
すような、バイポーラ型３値インバータ回路が提唱され
ている。 □この従来例のバイポーラ型
３値インバータ回路は％ＮＰＮ）ランジスタ’ｒｒｔ〜
Ｔｒ６と、ダイオードＤ１〜Ｄ６と、抵抗Ｒ１〜Ｒ丁か
らなシ、３僅の入力人に対して３値の出力Ｘが、１１４
図山図中真理値を表わす図に示すように出力される。
。
中で、特”にＭＩＳＰＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）を用いたＭＩａ型３値論理回路に関する。
゛ 〔従来の技術〕 一般に３値論瑠は２値論理に比し、同じビット数での情
報量が飛躍的に増大する利点が認められて卦）１例えば
、特開昭４９−７８４５０号公報にｌＥＡ図（ａ）に示
すような、バイポーラ型３値インバータ回路が提唱され
ている。 □この従来例のバイポーラ型
３値インバータ回路は％ＮＰＮ）ランジスタ’ｒｒｔ〜
Ｔｒ６と、ダイオードＤ１〜Ｄ６と、抵抗Ｒ１〜Ｒ丁か
らなシ、３僅の入力人に対して３値の出力Ｘが、１１４
図山図中真理値を表わす図に示すように出力される。
。
第４図（ａ）の回路は、２値のＴＴＬ回路を変形したも
ので、しきい値電圧に差をつけるために、ダイオードＤ
ｌｓ Ｄｉｅ Ｄｓ ｔ−加え、出力のレベル設定用に
ダイオードＤ４ｓ Ｄａｍ Ｄ、を加えたことを特長と
している。
ので、しきい値電圧に差をつけるために、ダイオードＤ
ｌｓ Ｄｉｅ Ｄｓ ｔ−加え、出力のレベル設定用に
ダイオードＤ４ｓ Ｄａｍ Ｄ、を加えたことを特長と
している。
上記の従来例のパーポーラ型３値論理回路は。
イノバータ回路でトランジスタ６ケ、ダイオード６ケ、
抵抗７ケ、合計１９ケと素子数が多い上に、消費電力も
大きいので、高集積化、ＬａＩ化に適していないという
欠点があった。
抵抗７ケ、合計１９ケと素子数が多い上に、消費電力も
大きいので、高集積化、ＬａＩ化に適していないという
欠点があった。
本発明の目的は、素子数が少なぐ、低消費電力で高集積
化可能なＭＩａ型３値論理回路を提供することである。
化可能なＭＩａ型３値論理回路を提供することである。
本発明のＭＩ８１１３値論理回路は、第１のしき一値電
圧及び第１の相互コンダクタンスを有する１！１（ＤＭ
Ｉ８１’ＥＴと、前記１［１１７）Ｌき９値電圧１９大
きい纂２のしきい値電圧及び前記第１の相互コンダクタ
ンスより大きｖｈ第２の相互コンダクタンスを有する第
２のＭＩ８ＦＥＴと、任意の値のしきい値電圧及び相互
コンダクタンスを有する第３のＭＩ８ＦＥＴとを含み、
前記第１のしきい値電圧及び前記Ｉ！２のしきい値電圧
にわたる３値の入力を入力したとき、前記１１Ｅ２０Ｍ
Ｉ８ＦＥＴのみが導通のときのレベルヲ１０”レベル、
前記ＩＩＩのＭＩ８ＦＥＴのみが導通のときのレベルを
＠１”レベル、前記第１、第２のＭＩ８ＦＥＴが共に非
導通のときのレベルｔ−”２’レベルとする３値の出力
が得られるように前記第１．ｌＥ２．第３ｏＭＩ８ＦＥ
Ｔｔ３ｉＬ几ことからなりている。
圧及び第１の相互コンダクタンスを有する１！１（ＤＭ
Ｉ８１’ＥＴと、前記１［１１７）Ｌき９値電圧１９大
きい纂２のしきい値電圧及び前記第１の相互コンダクタ
ンスより大きｖｈ第２の相互コンダクタンスを有する第
２のＭＩ８ＦＥＴと、任意の値のしきい値電圧及び相互
コンダクタンスを有する第３のＭＩ８ＦＥＴとを含み、
前記第１のしきい値電圧及び前記Ｉ！２のしきい値電圧
にわたる３値の入力を入力したとき、前記１１Ｅ２０Ｍ
Ｉ８ＦＥＴのみが導通のときのレベルヲ１０”レベル、
前記ＩＩＩのＭＩ８ＦＥＴのみが導通のときのレベルを
＠１”レベル、前記第１、第２のＭＩ８ＦＥＴが共に非
導通のときのレベルｔ−”２’レベルとする３値の出力
が得られるように前記第１．ｌＥ２．第３ｏＭＩ８ＦＥ
Ｔｔ３ｉＬ几ことからなりている。
なお、ここでしきい値電圧の違いはプロセスによプ、相
互コンダクタンス（以下、ｇｍという。）の違いはＭＩ
ＳＦＥＴの寸法を変えることによって作り出すものとす
る。
互コンダクタンス（以下、ｇｍという。）の違いはＭＩ
ＳＦＥＴの寸法を変えることによって作り出すものとす
る。
本発明のＭＸ８微論理回路は、上記のように３値論理に
必要な、異なるしきい値電圧と、同時に異なるｇｍ ’
ｉｔもりｇｌ、Ｉ［２０Ｍｌ８ＦＥＴ＠用意し、これに
負荷用のＩＩ３のＭＩＳＦＥＴ！加えた３つのＭＩＳＦ
ＥＴｔ−基本構成要素としている。そして、しきい値電
圧の違％ＡＫより入力の３つの入力レベル＠ Ｏｊ：
＠ １ ｍ、 ＠ ２ ＃ を識別させ、ｇｍの違−に
よシ、オン抵抗の小さい万、すなわちｇｍの大きい万の
ＭＩＳＦＥＴが導通のときの出力を一〇＃イベル、オン
抵抗の大きい方、すなわちｇｍの小さい方のＭＩ８ＦＥ
Ｔが導通のときの出力ｔ−”１’レベル、両方が非導通
のときを＠２″レベルに対応させることによって％３つ
の出力管得ることができる。
必要な、異なるしきい値電圧と、同時に異なるｇｍ ’
ｉｔもりｇｌ、Ｉ［２０Ｍｌ８ＦＥＴ＠用意し、これに
負荷用のＩＩ３のＭＩＳＦＥＴ！加えた３つのＭＩＳＦ
ＥＴｔ−基本構成要素としている。そして、しきい値電
圧の違％ＡＫより入力の３つの入力レベル＠ Ｏｊ：
＠ １ ｍ、 ＠ ２ ＃ を識別させ、ｇｍの違−に
よシ、オン抵抗の小さい万、すなわちｇｍの大きい万の
ＭＩＳＦＥＴが導通のときの出力を一〇＃イベル、オン
抵抗の大きい方、すなわちｇｍの小さい方のＭＩ８ＦＥ
Ｔが導通のときの出力ｔ−”１’レベル、両方が非導通
のときを＠２″レベルに対応させることによって％３つ
の出力管得ることができる。
以下、本発明の実施例について図面を参照して説明する
。
。
８１１図（、ｔ）、 （ｂ）はそれぞれ本発明の第１の
実施例の３値インバ一タ回路を示す回路図及びその真理
値を表わす図である。
実施例の３値インバ一タ回路を示す回路図及びその真理
値を表わす図である。
第１■（ａ）において、Ｎチャネル型（以下、すべて同
じとする。）のＭＩＳＦＥＴ （以下、ＦＥＴという、
）１３はドレインお工びゲートを電源ＶＤＤにソースｔ
”出力ｘｉｃそれぞれ接続され、１ｉ”ＥＴｌｌ。
じとする。）のＭＩＳＦＥＴ （以下、ＦＥＴという、
）１３はドレインお工びゲートを電源ＶＤＤにソースｔ
”出力ｘｉｃそれぞれ接続され、１ｉ”ＥＴｌｌ。
１２はそれぞれドレインを出力Ｘにゲートを入力人にソ
ースを接地電位に接続される。
ースを接地電位に接続される。
ここで、ＦＥＴＩＩのしきμ値電圧Ｖｔ１ｕは入力人の
１０ｍレベルと＠１ｍレベルの間に設定し、かつそノｇ
ｍはＦＥＴ１２よシ小さくシ、導通のときのレベルが＠
１ｍレベルになるように設計する。−万。
１０ｍレベルと＠１ｍレベルの間に設定し、かつそノｇ
ｍはＦＥＴ１２よシ小さくシ、導通のときのレベルが＠
１ｍレベルになるように設計する。−万。
Ｐ Ｅ Ｔ １２ ｒＤ ＬＪ Ｉｎ（［［ｔｌＥＶｔ
ｈｘは入力（Ｄ＠ｌ”Ｌ／ベベル＠２ｍレベルの間に設
定し、かつｇｍはＰＥＴ１１より大きくシ、導通のとき
のレベルが“０”レベルになるように障計する。ＦＥＴ
１３は負荷用としてディグレッジ璽ン型を用いる。
ｈｘは入力（Ｄ＠ｌ”Ｌ／ベベル＠２ｍレベルの間に設
定し、かつｇｍはＰＥＴ１１より大きくシ、導通のとき
のレベルが“０”レベルになるように障計する。ＦＥＴ
１３は負荷用としてディグレッジ璽ン型を用いる。
次に、本実施例の動作について説明する。
入力人に１０ｍレベルが入ると、ＦＥＴ１１と１２は両
方ともしきい値電圧に達しないので、非導通となって出
力Ｘは、＠２ｍレベルとなる。次に入力ＡＶｃ＠″１”
レヘルカ入り７ｔトｔ５ｔｌ、Ｆ’ＥＴ１１が４１通し
、ＦＥＴ１２が非導通となるので、出力ＸはＦＥＴ１１
の導通レベルすなわち″″１＃１＃レベル。次に入力Ａ
が１２ルベルとなると、ＦＥＴＩＩも１２も導通するの
で出力ＸはＰＥＴ１２の導通レベルすなわち＠Ｏ”レベ
ルとなる。
方ともしきい値電圧に達しないので、非導通となって出
力Ｘは、＠２ｍレベルとなる。次に入力ＡＶｃ＠″１”
レヘルカ入り７ｔトｔ５ｔｌ、Ｆ’ＥＴ１１が４１通し
、ＦＥＴ１２が非導通となるので、出力ＸはＦＥＴ１１
の導通レベルすなわち″″１＃１＃レベル。次に入力Ａ
が１２ルベルとなると、ＦＥＴＩＩも１２も導通するの
で出力ＸはＰＥＴ１２の導通レベルすなわち＠Ｏ”レベ
ルとなる。
第２図（ａ）、 （ｂ）は、それぞれ本発明の第２の実
施例である３値サイクリｙグゲートの回路図及びその真
理値を表わす図である。
施例である３値サイクリｙグゲートの回路図及びその真
理値を表わす図である。
３値サイグリ／グゲートは同図中）に示す如く、入力が
＠ Ｑ ７ ＠ ｌ Ｊｌ、 ＠ ２＃ と入ると、出
力はそれぞれ＠１″、ＪＺ ＠ＱＪＩ と変化する機能
を有する。
＠ Ｑ ７ ＠ ｌ Ｊｌ、 ＠ ２＃ と入ると、出
力はそれぞれ＠１″、ＪＺ ＠ＱＪＩ と変化する機能
を有する。
第２図（ｍｌにおいて、ＦＥＴ２２！ドレインとゲート
は電源ＶＤＤにソースは出力Ｘにそれぞれ接続され、Ｆ
ＥＴ２２のドレイ／は出力Ｘにゲートは入力人にソース
は接地電位にそれぞれ接続され、 ＦＥ’Ｉ２１のドレ
インは出力Ｘにソースは接地電位にそれぞれ接続され、
ＦＥＴ２５のドレインとゲートは電源ＶＤＤにそれぞれ
接続され、１’ＥＴ２４のドレインはＦＥＴ２５のソー
スとＦＥＴ２１のゲートに、ゲートは入力人にソースは
接地電位にそれぞれ接続される。
は電源ＶＤＤにソースは出力Ｘにそれぞれ接続され、Ｆ
ＥＴ２２のドレイ／は出力Ｘにゲートは入力人にソース
は接地電位にそれぞれ接続され、 ＦＥ’Ｉ２１のドレ
インは出力Ｘにソースは接地電位にそれぞれ接続され、
ＦＥＴ２５のドレインとゲートは電源ＶＤＤにそれぞれ
接続され、１’ＥＴ２４のドレインはＦＥＴ２５のソー
スとＦＥＴ２１のゲートに、ゲートは入力人にソースは
接地電位にそれぞれ接続される。
ζζで、、ＦＥＴ２１．２２のしきい値電圧トｇｍは、
第１図（ａ）のＦＥＴＩＩ、１２の各々と同等とし、Ｆ
Ｅ Ｔ ２４１４ Ｌ ！！ イ値電圧Ｖｔｈｔａ、
Ｆ Ｅ Ｔ２１と同じで、ｇｍはＦＥＴ２２！：同じで
ＦＥＴ２１より大きくとる。ま九ＦＥＴ２３．２５は負
荷用である。
第１図（ａ）のＦＥＴＩＩ、１２の各々と同等とし、Ｆ
Ｅ Ｔ ２４１４ Ｌ ！！ イ値電圧Ｖｔｈｔａ、
Ｆ Ｅ Ｔ２１と同じで、ｇｍはＦＥＴ２２！：同じで
ＦＥＴ２１より大きくとる。ま九ＦＥＴ２３．２５は負
荷用である。
次に本実施例の動作について説明する。
入力Ａ Ｋ ＠０ ’ Ｌ／ ヘｓｐ ｌ 入しル、！
：、ｌｉ’ＥＴ２４゜２２は非導通となり、ＦＥＴ２１
は導通する。従って出力Ｘは、ＦＥＴ２１の導通レベル
すなわち＠１ｍレベルとなる。次に入力人に′″１＃１
＃レベル、ｂと％ＦＥＴ２４のみ導通し、この導通レベ
ルはｇｍが大き−ので“０”レベルとｆｋＤ、ｐｇ’ｒ
２ｉ□ は２２と同様非導通となフ、出力Ｘは１２”
レベルとなる１次に入力ＡＫ＠２’レベルを入れると、
ＦＥＴ２４は導通し、ＦＥＴ２１は非導通とな〕、ＦＥ
Ｔ２２は導通して出力Ｘは１０″レベルとなる。
：、ｌｉ’ＥＴ２４゜２２は非導通となり、ＦＥＴ２１
は導通する。従って出力Ｘは、ＦＥＴ２１の導通レベル
すなわち＠１ｍレベルとなる。次に入力人に′″１＃１
＃レベル、ｂと％ＦＥＴ２４のみ導通し、この導通レベ
ルはｇｍが大き−ので“０”レベルとｆｋＤ、ｐｇ’ｒ
２ｉ□ は２２と同様非導通となフ、出力Ｘは１２”
レベルとなる１次に入力ＡＫ＠２’レベルを入れると、
ＦＥＴ２４は導通し、ＦＥＴ２１は非導通とな〕、ＦＥ
Ｔ２２は導通して出力Ｘは１０″レベルとなる。
第３図（ａ）、Φ】はそれぞれ本発明の第３の実施例と
しての入力が２変数になったときの３値ＮＯＲゲートの
回路図及びその真理値を表わす図である。
しての入力が２変数になったときの３値ＮＯＲゲートの
回路図及びその真理値を表わす図である。
本実施例は、入力Ｂに接続されたＦＥＴ３１゜３２から
なるインバータ回路と、入力Ａに接続され＆ＦｇＴ３４
．３５からなるインバータ回路をＦＥＴ３３を介して並
列に接続されることからなっている。
なるインバータ回路と、入力Ａに接続され＆ＦｇＴ３４
．３５からなるインバータ回路をＦＥＴ３３を介して並
列に接続されることからなっている。
ここで、ｐｇ’ｒａ１，３４のしきい値電圧及びｇｍは
、第１図ＣＦＥＴＩＩと同一とし、トクンジスメ３２，
３５のしきい値電圧及びｇｍは、第１図のＦＥ’ｌ’１
２と同一とし、ＦＥＴ３３は負荷用とする。
、第１図ＣＦＥＴＩＩと同一とし、トクンジスメ３２，
３５のしきい値電圧及びｇｍは、第１図のＦＥ’ｌ’１
２と同一とし、ＦＥＴ３３は負荷用とする。
次に本ｇｓ施例の動作について説明する。
入力人、Ｂの少くともルアが＠２”レベルのとき。
ＦＥＴ３１及び３２、めるいｔｉＦ ＥＴ ３４及び３
５の少なくともルアが導通するので、出力ＸはＦＥＴ３
２Ｔｏる１は３５の導通レベルすなわち１０ルベルとな
る。入力Ａ、 Ｂのうち少くともルアが＠１ｍレベルで
他が″１１又ｈ＠ｏ’レベルの場合、ＦＥＴ３１あるい
は３４が導通し、ＦＥＴ３２，３５はいづれも非導通な
ので、出力ＸはＰＥ’Ｉ’３１あるいはＦＥＴ３４の導
通レベルすなわち＠１”レベルと’ｌｋ ル、 入力Ａ
、 Ｂ （Ｄｒツｆ’Ｌ ←ＰＯ” レヘに）ｆｉ
ｉｋは、全てのＦＥＴが非導通となるので、出力Ｘは＠
２ｍレベルとなる。このようにして第３図（ｂ）の真理
値に示す％３値ＮＯＲゲートが笑現できる。
５の少なくともルアが導通するので、出力ＸはＦＥＴ３
２Ｔｏる１は３５の導通レベルすなわち１０ルベルとな
る。入力Ａ、 Ｂのうち少くともルアが＠１ｍレベルで
他が″１１又ｈ＠ｏ’レベルの場合、ＦＥＴ３１あるい
は３４が導通し、ＦＥＴ３２，３５はいづれも非導通な
ので、出力ＸはＰＥ’Ｉ’３１あるいはＦＥＴ３４の導
通レベルすなわち＠１”レベルと’ｌｋ ル、 入力Ａ
、 Ｂ （Ｄｒツｆ’Ｌ ←ＰＯ” レヘに）ｆｉ
ｉｋは、全てのＦＥＴが非導通となるので、出力Ｘは＠
２ｍレベルとなる。このようにして第３図（ｂ）の真理
値に示す％３値ＮＯＲゲートが笑現できる。
以上の実施例はＭＩ８ＦＥＴとしてＮチャネル聾を用い
たけれど％１本発明はＰチャネル型にも同様に適用され
る。
たけれど％１本発明はＰチャネル型にも同様に適用され
る。
更に、以上の実施例は本発明の一部分につ９て、示した
ものであり、本発明によれば、他の論理関数例えば、Ａ
ＮＤ、ＯＲ，ＮＡＮＤ、ＥＸ−ＯＲあるいは３変数以上
の論理関数を求める論理回路も上記実施例を拡張して考
えることにより容易に得ることができる。
ものであり、本発明によれば、他の論理関数例えば、Ａ
ＮＤ、ＯＲ，ＮＡＮＤ、ＥＸ−ＯＲあるいは３変数以上
の論理関数を求める論理回路も上記実施例を拡張して考
えることにより容易に得ることができる。
以上、詳細説明したように１本発明のＭＩａ型３値論理
回路は、異なるしきい値電圧をもち、かつ異なるコンダ
クタンスをもつ２種類のＭＩ８ＦＥＴと負荷用ＭＩ８Ｆ
’ＥＴを組合せ接続することによって、３値のインバー
タ回路を３トランジスタで、ＮＣ）Ｒ回路を５トランジ
スタでのように、従来の回路に比較して非常に少め素子
数で、簡単に構成できるという効果を有している。
回路は、異なるしきい値電圧をもち、かつ異なるコンダ
クタンスをもつ２種類のＭＩ８ＦＥＴと負荷用ＭＩ８Ｆ
’ＥＴを組合せ接続することによって、３値のインバー
タ回路を３トランジスタで、ＮＣ）Ｒ回路を５トランジ
スタでのように、従来の回路に比較して非常に少め素子
数で、簡単に構成できるという効果を有している。
従って、これらの３価基本ゲートを組合せてＬＳＩ化す
ることによって、既存の２億論理システムより少ないビ
ット数で低消費電力化、小型化。
ることによって、既存の２億論理システムより少ないビ
ット数で低消費電力化、小型化。
低コスト化を図った３値論理システムを構成でき、その
効果は大である。
効果は大である。
第１図（ａ）、１［２図（栃、第３図（ａ）ＩＩ！それ
ぞれ２ＥＲ明の第１．第２．第３の実施例を示す回路図
、第１ｒｉｌＪΦ）、第２図（ｂ）、第３図中）はそれ
ぞれ本発明の第１．ｌＥ２． ｖ！Ｅ３の実施例の真理
値を表わす図、１に４図（ａ）、Φ）はそれぞれ−従来
例の回路図及びその真理値を表わす図である。 １１〜１３．２１〜２５．３１〜３５・・・・・・Ｎチ
ャネル型ＭＩ８ＦＥＴ、人、Ｂ・・・・・・入力、ｖＤ
Ｄ・・・・・・電源１．Ｘ・・・・・・出力。 声□□ （ａ） ￥７７ 図 （ａ） 庵Ｚ図 泡〕 第３図
ぞれ２ＥＲ明の第１．第２．第３の実施例を示す回路図
、第１ｒｉｌＪΦ）、第２図（ｂ）、第３図中）はそれ
ぞれ本発明の第１．ｌＥ２． ｖ！Ｅ３の実施例の真理
値を表わす図、１に４図（ａ）、Φ）はそれぞれ−従来
例の回路図及びその真理値を表わす図である。 １１〜１３．２１〜２５．３１〜３５・・・・・・Ｎチ
ャネル型ＭＩ８ＦＥＴ、人、Ｂ・・・・・・入力、ｖＤ
Ｄ・・・・・・電源１．Ｘ・・・・・・出力。 声□□ （ａ） ￥７７ 図 （ａ） 庵Ｚ図 泡〕 第３図
Claims (1)
- 第１のしきい値電圧及び第１の相互コンダクタンスを有
する第１のＭＩＳＦＥＴと、前記第１のしきい値電圧よ
り大きい第２のしきい値電圧及び前記第１の相互コンダ
クタンスより大きい第２の相互コンダクタンスを有する
第２のＭＩＳＦＥＴと、任意の値のしきい値電圧及び相
互コンダクタンスを有する第３のＭＩＳＦＥＴとを含み
、前記第１のしきい値電圧及び前記第２のしきい値電圧
にわたる３値の入力を入力したとき、前記第２のＭＩＳ
ＦＥＴのみが導通のときのレベルを“０”レベル、前記
第１のＭＩＳＦＥＴのみが導通のときのレベルを“１”
レベル、前記第１、第２のＭＩＳＦＥＴが共に非導通の
ときのレベルを“２”レベルとする３値の出力を接続し
たことを特徴とするＭＩＳ型３値論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057817A JPS61216521A (ja) | 1985-03-22 | 1985-03-22 | Ｍｉｓ型３値論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057817A JPS61216521A (ja) | 1985-03-22 | 1985-03-22 | Ｍｉｓ型３値論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61216521A true JPS61216521A (ja) | 1986-09-26 |
Family
ID=13066470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60057817A Pending JPS61216521A (ja) | 1985-03-22 | 1985-03-22 | Ｍｉｓ型３値論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19832101C2 (de) * | 1998-07-17 | 2000-08-17 | Josef Von Stackelberg | Realisierung Ternärer Grundschaltungen in CMOS Technologie |
-
1985
- 1985-03-22 JP JP60057817A patent/JPS61216521A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19832101C2 (de) * | 1998-07-17 | 2000-08-17 | Josef Von Stackelberg | Realisierung Ternärer Grundschaltungen in CMOS Technologie |
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