JPH0432572B2 - - Google Patents
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- JPH0432572B2 JPH0432572B2 JP57079537A JP7953782A JPH0432572B2 JP H0432572 B2 JPH0432572 B2 JP H0432572B2 JP 57079537 A JP57079537 A JP 57079537A JP 7953782 A JP7953782 A JP 7953782A JP H0432572 B2 JPH0432572 B2 JP H0432572B2
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- JP
- Japan
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- gate
- mos
- output
- input
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- 230000000295 complement effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
本発明は簡素化したＣ−MOS多入力ゲート回
路を提供することを目的とするものである。 一般にＣ−MOS多入力ゲート回路は、入力数
ｎに対して2n個の最小素子数を必要とする。第
１図はｎ＝４のゲート回路例を示す。Ａは４入力
NANDゲート、Ｂは４入力NORゲートである。
VDD，VSSは直流電圧源であり、例えばVDD＝＋５
〔ｖ〕，VSS＝０
路を提供することを目的とするものである。 一般にＣ−MOS多入力ゲート回路は、入力数
ｎに対して2n個の最小素子数を必要とする。第
１図はｎ＝４のゲート回路例を示す。Ａは４入力
NANDゲート、Ｂは４入力NORゲートである。
VDD，VSSは直流電圧源であり、例えばVDD＝＋５
〔ｖ〕，VSS＝０
〔０〕する。a0〜a3はそれぞれ入
力、ou１，oun２はそれぞれNANDゲート出力、
NORゲート出力である。NANDゲートＡのＱ１
〜Ｑ４、柄のAQ１〜Ｑ４、NORゲート出力Ｂの
Ｑ５〜Ｑ８はＮチヤネルエンハンスメントMOS
トランジスタ（以下、Ｎチヤネルトランジスタを
称す）、NANDゲートＡのＱ５〜Ｑ８、NORゲ
ートＢのＱ１〜Ｑ４はＰチヤネルエンハンスメン
トMOSトランジスタ（以下Ｐチヤネルトランジ
スタと称す）である。NANDゲートＡ、NORゲ
ートＢにおて、Ｑ１とＱ５，Ｑ２とＱ６，Ｑ３と
Ｑ７，Ｑ４とＱ８とは互いにコンプリメンタリ構
成になつている。従つて、Ｃ−MOS回路は静止
状態ではＮまたはＰチヤネルトランジスタの一方
が必ずオフしており電流は流れない。電流が流れ
るのは過渡時のみであり、消費電力Ｐ＝ｃ・ｆ・
VDD 2で計算される。ここで、ｃは出力容量、ｆは
動作周波数、VDDは電源電圧である。 このためＣ−MOS回路は消費電力の極めて少
ない回路を構成できる特徴がある反面、入力数ｎ
に対して最低2n個のトランジスタを必要とし、
集積回路化する場合のチツプ面積が増大する欠点
がある。これは単に２進カウンタの計数値を検出
するような場合には極めて不向きである。 本発明は、複数の同極性のMOSトランジスタ
を直列接続してその各ゲートをそれぞれ入力端子
とし、この直列接続されたMOSトランジスタ群
の一端を一方の電源ラインに接続し、MOSトラ
ンジスタ群の他端と他方の電源ラインとの間に前
記MOSトランジスタ群のトランジスタとは逆極
性で前記MOSトランジスタ群のうちの少なくと
も１つとコンプリメンタリ構成となる逆極性の
MOSトランジスタを介装し、この逆極性のMOS
トランジスタと並列に１つの負荷素子を接続し、
負荷素子の一端を出力端子としたことを特徴と
し、構成素子数を（ｎ＋２）個にでき、従来のＣ
−MOS多入力ゲート回路に比べて構成が簡単で、
集積回路化したときのチツプサイズを小さくでき
る効果を有する。 以下本発明の一実施例を第２図〜第４図に基づ
いて説明する。第２図のＡは本発明による４入力
NANDゲート、Ｂは４入力NORゲート、Ｃは動
作波形図である。第２図においてVDD，VSS，a0〜
a3，ou１，ou２は第１図の従来例に対応してお
り、Ａ，ＢのＱ１〜Ｑ５はそれぞれ第１図Ａ，Ｂ
のＱ１〜Ｑ５にそれぞれ対応している。また、第
１図Ａ，ＢのＱ６〜Ｑ８に対応するのは第２図
Ａ，Ｂの負荷素子RL１，RL２である。即ち、１
つの入力a0に対してのみＱ１とＱ５とでコンプリ
メンタリ構成し、他の入力a1〜a3に対してはＱ２
〜Ｑ４と１つの負荷素子RL１またはRL２で構成
するものである。 今、第２図Ｃの如き２進カウンタの計数出力a0
〜a3NANDゲートＡ，NORゲートＢの入力とす
ると、ゲート出力ou１，ou２を得ることができ
る。即ち、NANDゲートＡは入力a0〜a3の全て
が“Ｈ”レベルのとき全てのＮチヤネルトランジ
スタＱ１〜Ｑ４がオンして出力ou１“Ｌ”レベ
ルとなる。但し、このときの“Ｌ”レベルはVSS
とはならず、Ｑ１〜Ｑ４の直列接続されたオン抵
抗rd1と負荷素子RL１の抵抗rl1で分割された電圧
VL＝rd1・VDD／（rd1＋rl1）となる。ここで、rl1
≫rd1とすればVL≒０となり、VLをVSSに近づけ
ることができる。一方、入力a0〜a3の少なくとも
１つが“Ｌ”レベル であるとＱ１〜Ｑ４の少な
くとも１つがオフとなり直列抵抗は無限大となり
出力ou１は“Ｈ”レベルになる。ここで、入力
a0が“Ｌ”レベルの場合はＰチヤネルトランジス
タＱ５がオンとなり低抵抗でVDDに接続され、入
力a0が“Ｈ”レベルで他の入力a1〜a3が“Ｌ”レ
ベルのときは負荷素子RL１の高抵抗でVDDに接
続される。従つて何れの場合も出力ou１の“Ｈ”
レベルはVDDとなる。 また、NORゲートＢは入力a0〜a3が全て“Ｌ”
レベルのとき全てのＰチヤネルトランジスタＱ１
〜Ｑ４がオンして出力ou２は“Ｈ”レベルとな
る。しかし、このときの“Ｈ”レベルもVDDとは
ならず、Ｑ１〜Ｑ４の直列オン抵抗rd2と負荷素
子RL２の抵抗rl2とで分割された電圧VH＝rl2・
VDD／（rd2＋rl2）となる。ここでもrl2≫rd2とする
ことでVH≒VDDとすることができる。一方、入力
a0〜a3の少なくとも１つが“Ｈ”レベルであると
Ｑ１〜Ｑ４の少なくとも１つがオフとなりその直
列抵抗は無限大となつて出力ou2は“Ｌ”レベル
になる。ここで、入力a0が“Ｈ”レベルの場合は
ＮチヤネルトランジスタＱ５がオンとなり低抵抗
でVSSに接続され、入力a0が“Ｌ”レベルで他の
入力a1〜a3が“Ｈ”レベルのときは負荷素子RL
２の高抵抗でVSSに接続される。従つて、何れの
場合も出力ou２の“Ｌ”レベルはVSSとなる。 次にNANDゲートＡ，NORゲートＢのスイツ
チング動作を２進カウンタの計数値を検出する場
合の例Ｃで説明する。a0は２進カウンタの最下位
ビツト出力、a1は２ビツト目の出力、a2は３ビツ
ト目の出力、a4は最上位ビツトの出力とする。
NANDゲートＡは入力が全て“Ｈ”のとき、即
ち計数値が１５のとき出力ou１が“Ｌ”になる
から、計数値が１４から１５に変化するときと、
１５から再び０になるときの過渡応答を考える。
計数値１４ではa0が“Ｌ”，a1〜a3が“Ｈ”であ
り、出力は“Ｈ”である。次に計数値が１５にな
り、a0が“Ｌ”から“Ｈ”になるとＮチヤネルト
ランジスタＱ１がオンして、出力out１は時定数
τf1＝c1・rd1・rl1／（rd1＋rl1）で“Ｈ”から“Ｌ”
に変化する。また、計数値15から０に変化する場
合は時定数τr1＝c1・rl1′・rl1／（rl1′＋rl1）で
“Ｌ”から“Ｈ”に変化する。ここに、c1は
NANDゲートＡの負荷容量、rl1′はＰチヤネルト
ランジスタＱ５のオン抵抗である。そしてrl1≫
rd1，rl1≫rl1′とするからτf1≒c1・rd1，τr1＝c1・
rl1′となり、従来のＣ−MOS多入力ゲート回路と
同等の特性が得られる。但し、計数値１５の検出
期間は負荷素子RL１を通して電流が流れるため
静止状態でも小さな電流が流れる。しかし、これ
は計数期間のうち１期間であるため、平均電流は
さらに小さくなり、消費電力は無視できる値にで
きる。 また、NORゲートＢの場合も同様のことが言
える。NORゲートＢは全入力が“Ｌ”のとき出
力out２が“Ｈ”となるため、計数値０のときに
相当する。出力ou２が“Ｌ”から“Ｈ”に変わ
るときの時定数は、τr2＝c2・rd2・rl2／（rd2＋rl2）
となり、“Ｈ”から“Ｌ”に変わるときはτf2＝
c2・rl2′・rl2／（rl2′＋rl2）となる。ここに、c2は
NORゲートＢの負荷容量、rl2′はＮチヤネルトラ
ンジスタＱ５のオン抵抗である。この場合もrl2≫
rd2．rl2≫rl2′とするからτr2≒c2・rd2，τf2＝c2・
rl2′とすることができる。負荷素子RL２を通して
電流が流れるのは計数期間のうち１期間であるた
め平均電流は小さく、消費電力は無視できる。以
上の動作説明で明らかであるが、コンプリメンタ
リ入力a0には出力を決定づける最も重要な信号を
入力すればよい。 なお、検出できる計数値は前述の値に限らず、
２進カウンタのＱ，出力を組合せることで所望
の計数値にできることもちろんである。また、本
発明の多入力ゲート回路は必ずしも２進カウンタ
の計数値検出に限るものではなく、複合ゲートに
も適用できる。 第３図と第４図はそれぞれNANDゲートの負
荷素子RL１に、NORゲートの負荷素子RL２に、
MOSトランジスタ群の能動素子を用いた実施例
を示す。 第３図において、Ａは負荷素子をしてＰチヤネ
ルトランジスタQL１を用い、ソースをVDD、ゲ
ートとドレインをou１に夫々接続したもの、Ｂ
はＡでのゲートをVSSに接続したもの、ＣはＡで
のゲートを所定電圧VG１に接続したもの、Ｄは
ＮチヤネルトランジスタQL１を用い、ソースを
ou１、ゲートとドレインをVDDに接続したもので
ある。 また、第４図において、Ａは負荷素子としてＮ
チヤネルトランジスタQL２を用い、ソースVSS、
ゲートとドレインをou２に接続したもの、Ｂは
ＡでのデートをVDDに接続したもの、ＣはＡでの
ゲートを所定電圧VG２に接続したもの、ＤはＰ
チヤネルトランジスタQL２を用い、ソースをou
２、ゲートとドレインをVSSに接続したものであ
る。以上の第３図、第４図の構成を用いれば集積
回路化する場合に高抵抗を比較的小さな寸法で実
現できる。 以上説明のように本発明によると、Ｃ−MOS
多入力ゲート回路の直列接続されたＣ−MOSト
ランジスタのうち、少なくとも１つをコンプリメ
ンタリ構成とし、かつ、出力端子と電源との間に
負荷素子を接続したことにより、素子数の大幅な
削減を図ることができるとともに、コンプリメン
タリ構成となつていないＣ−MOSトランジスタ
がオフのとき、負荷素子が出力端子をプルアツプ
またはプルダウンする働らきをし、多入力ゲート
回路としての正常な動作が実現でき、したがつ
て、構成素子数を（ｎ＋２）個にでき、従来のＣ
−MOS多入力トランジスタ回路に比べて構成が
簡単で、集積回路化したときのチツプサイズを小
さくでき、その動特性（過渡応答）は従来と同等
で、消費電流も極めて少なくできるものである。
また、負荷素子としてMOSトランジスタの能動
素子を用いた場合には集積回路化する場合に高抵
抗を比較的小さな寸法で実現できるものである。
力、ou１，oun２はそれぞれNANDゲート出力、
NORゲート出力である。NANDゲートＡのＱ１
〜Ｑ４、柄のAQ１〜Ｑ４、NORゲート出力Ｂの
Ｑ５〜Ｑ８はＮチヤネルエンハンスメントMOS
トランジスタ（以下、Ｎチヤネルトランジスタを
称す）、NANDゲートＡのＱ５〜Ｑ８、NORゲ
ートＢのＱ１〜Ｑ４はＰチヤネルエンハンスメン
トMOSトランジスタ（以下Ｐチヤネルトランジ
スタと称す）である。NANDゲートＡ、NORゲ
ートＢにおて、Ｑ１とＱ５，Ｑ２とＱ６，Ｑ３と
Ｑ７，Ｑ４とＱ８とは互いにコンプリメンタリ構
成になつている。従つて、Ｃ−MOS回路は静止
状態ではＮまたはＰチヤネルトランジスタの一方
が必ずオフしており電流は流れない。電流が流れ
るのは過渡時のみであり、消費電力Ｐ＝ｃ・ｆ・
VDD 2で計算される。ここで、ｃは出力容量、ｆは
動作周波数、VDDは電源電圧である。 このためＣ−MOS回路は消費電力の極めて少
ない回路を構成できる特徴がある反面、入力数ｎ
に対して最低2n個のトランジスタを必要とし、
集積回路化する場合のチツプ面積が増大する欠点
がある。これは単に２進カウンタの計数値を検出
するような場合には極めて不向きである。 本発明は、複数の同極性のMOSトランジスタ
を直列接続してその各ゲートをそれぞれ入力端子
とし、この直列接続されたMOSトランジスタ群
の一端を一方の電源ラインに接続し、MOSトラ
ンジスタ群の他端と他方の電源ラインとの間に前
記MOSトランジスタ群のトランジスタとは逆極
性で前記MOSトランジスタ群のうちの少なくと
も１つとコンプリメンタリ構成となる逆極性の
MOSトランジスタを介装し、この逆極性のMOS
トランジスタと並列に１つの負荷素子を接続し、
負荷素子の一端を出力端子としたことを特徴と
し、構成素子数を（ｎ＋２）個にでき、従来のＣ
−MOS多入力ゲート回路に比べて構成が簡単で、
集積回路化したときのチツプサイズを小さくでき
る効果を有する。 以下本発明の一実施例を第２図〜第４図に基づ
いて説明する。第２図のＡは本発明による４入力
NANDゲート、Ｂは４入力NORゲート、Ｃは動
作波形図である。第２図においてVDD，VSS，a0〜
a3，ou１，ou２は第１図の従来例に対応してお
り、Ａ，ＢのＱ１〜Ｑ５はそれぞれ第１図Ａ，Ｂ
のＱ１〜Ｑ５にそれぞれ対応している。また、第
１図Ａ，ＢのＱ６〜Ｑ８に対応するのは第２図
Ａ，Ｂの負荷素子RL１，RL２である。即ち、１
つの入力a0に対してのみＱ１とＱ５とでコンプリ
メンタリ構成し、他の入力a1〜a3に対してはＱ２
〜Ｑ４と１つの負荷素子RL１またはRL２で構成
するものである。 今、第２図Ｃの如き２進カウンタの計数出力a0
〜a3NANDゲートＡ，NORゲートＢの入力とす
ると、ゲート出力ou１，ou２を得ることができ
る。即ち、NANDゲートＡは入力a0〜a3の全て
が“Ｈ”レベルのとき全てのＮチヤネルトランジ
スタＱ１〜Ｑ４がオンして出力ou１“Ｌ”レベ
ルとなる。但し、このときの“Ｌ”レベルはVSS
とはならず、Ｑ１〜Ｑ４の直列接続されたオン抵
抗rd1と負荷素子RL１の抵抗rl1で分割された電圧
VL＝rd1・VDD／（rd1＋rl1）となる。ここで、rl1
≫rd1とすればVL≒０となり、VLをVSSに近づけ
ることができる。一方、入力a0〜a3の少なくとも
１つが“Ｌ”レベル であるとＱ１〜Ｑ４の少な
くとも１つがオフとなり直列抵抗は無限大となり
出力ou１は“Ｈ”レベルになる。ここで、入力
a0が“Ｌ”レベルの場合はＰチヤネルトランジス
タＱ５がオンとなり低抵抗でVDDに接続され、入
力a0が“Ｈ”レベルで他の入力a1〜a3が“Ｌ”レ
ベルのときは負荷素子RL１の高抵抗でVDDに接
続される。従つて何れの場合も出力ou１の“Ｈ”
レベルはVDDとなる。 また、NORゲートＢは入力a0〜a3が全て“Ｌ”
レベルのとき全てのＰチヤネルトランジスタＱ１
〜Ｑ４がオンして出力ou２は“Ｈ”レベルとな
る。しかし、このときの“Ｈ”レベルもVDDとは
ならず、Ｑ１〜Ｑ４の直列オン抵抗rd2と負荷素
子RL２の抵抗rl2とで分割された電圧VH＝rl2・
VDD／（rd2＋rl2）となる。ここでもrl2≫rd2とする
ことでVH≒VDDとすることができる。一方、入力
a0〜a3の少なくとも１つが“Ｈ”レベルであると
Ｑ１〜Ｑ４の少なくとも１つがオフとなりその直
列抵抗は無限大となつて出力ou2は“Ｌ”レベル
になる。ここで、入力a0が“Ｈ”レベルの場合は
ＮチヤネルトランジスタＱ５がオンとなり低抵抗
でVSSに接続され、入力a0が“Ｌ”レベルで他の
入力a1〜a3が“Ｈ”レベルのときは負荷素子RL
２の高抵抗でVSSに接続される。従つて、何れの
場合も出力ou２の“Ｌ”レベルはVSSとなる。 次にNANDゲートＡ，NORゲートＢのスイツ
チング動作を２進カウンタの計数値を検出する場
合の例Ｃで説明する。a0は２進カウンタの最下位
ビツト出力、a1は２ビツト目の出力、a2は３ビツ
ト目の出力、a4は最上位ビツトの出力とする。
NANDゲートＡは入力が全て“Ｈ”のとき、即
ち計数値が１５のとき出力ou１が“Ｌ”になる
から、計数値が１４から１５に変化するときと、
１５から再び０になるときの過渡応答を考える。
計数値１４ではa0が“Ｌ”，a1〜a3が“Ｈ”であ
り、出力は“Ｈ”である。次に計数値が１５にな
り、a0が“Ｌ”から“Ｈ”になるとＮチヤネルト
ランジスタＱ１がオンして、出力out１は時定数
τf1＝c1・rd1・rl1／（rd1＋rl1）で“Ｈ”から“Ｌ”
に変化する。また、計数値15から０に変化する場
合は時定数τr1＝c1・rl1′・rl1／（rl1′＋rl1）で
“Ｌ”から“Ｈ”に変化する。ここに、c1は
NANDゲートＡの負荷容量、rl1′はＰチヤネルト
ランジスタＱ５のオン抵抗である。そしてrl1≫
rd1，rl1≫rl1′とするからτf1≒c1・rd1，τr1＝c1・
rl1′となり、従来のＣ−MOS多入力ゲート回路と
同等の特性が得られる。但し、計数値１５の検出
期間は負荷素子RL１を通して電流が流れるため
静止状態でも小さな電流が流れる。しかし、これ
は計数期間のうち１期間であるため、平均電流は
さらに小さくなり、消費電力は無視できる値にで
きる。 また、NORゲートＢの場合も同様のことが言
える。NORゲートＢは全入力が“Ｌ”のとき出
力out２が“Ｈ”となるため、計数値０のときに
相当する。出力ou２が“Ｌ”から“Ｈ”に変わ
るときの時定数は、τr2＝c2・rd2・rl2／（rd2＋rl2）
となり、“Ｈ”から“Ｌ”に変わるときはτf2＝
c2・rl2′・rl2／（rl2′＋rl2）となる。ここに、c2は
NORゲートＢの負荷容量、rl2′はＮチヤネルトラ
ンジスタＱ５のオン抵抗である。この場合もrl2≫
rd2．rl2≫rl2′とするからτr2≒c2・rd2，τf2＝c2・
rl2′とすることができる。負荷素子RL２を通して
電流が流れるのは計数期間のうち１期間であるた
め平均電流は小さく、消費電力は無視できる。以
上の動作説明で明らかであるが、コンプリメンタ
リ入力a0には出力を決定づける最も重要な信号を
入力すればよい。 なお、検出できる計数値は前述の値に限らず、
２進カウンタのＱ，出力を組合せることで所望
の計数値にできることもちろんである。また、本
発明の多入力ゲート回路は必ずしも２進カウンタ
の計数値検出に限るものではなく、複合ゲートに
も適用できる。 第３図と第４図はそれぞれNANDゲートの負
荷素子RL１に、NORゲートの負荷素子RL２に、
MOSトランジスタ群の能動素子を用いた実施例
を示す。 第３図において、Ａは負荷素子をしてＰチヤネ
ルトランジスタQL１を用い、ソースをVDD、ゲ
ートとドレインをou１に夫々接続したもの、Ｂ
はＡでのゲートをVSSに接続したもの、ＣはＡで
のゲートを所定電圧VG１に接続したもの、Ｄは
ＮチヤネルトランジスタQL１を用い、ソースを
ou１、ゲートとドレインをVDDに接続したもので
ある。 また、第４図において、Ａは負荷素子としてＮ
チヤネルトランジスタQL２を用い、ソースVSS、
ゲートとドレインをou２に接続したもの、Ｂは
ＡでのデートをVDDに接続したもの、ＣはＡでの
ゲートを所定電圧VG２に接続したもの、ＤはＰ
チヤネルトランジスタQL２を用い、ソースをou
２、ゲートとドレインをVSSに接続したものであ
る。以上の第３図、第４図の構成を用いれば集積
回路化する場合に高抵抗を比較的小さな寸法で実
現できる。 以上説明のように本発明によると、Ｃ−MOS
多入力ゲート回路の直列接続されたＣ−MOSト
ランジスタのうち、少なくとも１つをコンプリメ
ンタリ構成とし、かつ、出力端子と電源との間に
負荷素子を接続したことにより、素子数の大幅な
削減を図ることができるとともに、コンプリメン
タリ構成となつていないＣ−MOSトランジスタ
がオフのとき、負荷素子が出力端子をプルアツプ
またはプルダウンする働らきをし、多入力ゲート
回路としての正常な動作が実現でき、したがつ
て、構成素子数を（ｎ＋２）個にでき、従来のＣ
−MOS多入力トランジスタ回路に比べて構成が
簡単で、集積回路化したときのチツプサイズを小
さくでき、その動特性（過渡応答）は従来と同等
で、消費電流も極めて少なくできるものである。
また、負荷素子としてMOSトランジスタの能動
素子を用いた場合には集積回路化する場合に高抵
抗を比較的小さな寸法で実現できるものである。
第１図は従来のＣ−MOS多入力ゲート回路の
構成図、第２図は本発明のＣ−MOS多入力ゲー
ト回路の基本構成図、第３図と第４図は負荷素子
に能動素子を用いた実施例の構成図である。 VDD，VSS……直流電圧源、VG１，VG２……
ゲートバイアス電圧、a0〜a3……ゲート入力、Ｑ
１〜Ｑ４……第２図Ａおよび第３図Ａ〜ＤではＮ
チヤネルトランジスタ、第２図Ｂおよび第４図Ａ
〜ＤではＰチヤネルトランジスタ、Ｑ５……第２
図Ａおよび第３図Ａ〜ＤではＰチヤネルトランジ
スタ、第２図Ｂおよび第４図Ａ〜ＤではＮチヤネ
ルトランジスタ、RL１，RL２……負荷素子、
QL１，QL２……能動素子、ou１，ou２……ゲ
ート出力。
構成図、第２図は本発明のＣ−MOS多入力ゲー
ト回路の基本構成図、第３図と第４図は負荷素子
に能動素子を用いた実施例の構成図である。 VDD，VSS……直流電圧源、VG１，VG２……
ゲートバイアス電圧、a0〜a3……ゲート入力、Ｑ
１〜Ｑ４……第２図Ａおよび第３図Ａ〜ＤではＮ
チヤネルトランジスタ、第２図Ｂおよび第４図Ａ
〜ＤではＰチヤネルトランジスタ、Ｑ５……第２
図Ａおよび第３図Ａ〜ＤではＰチヤネルトランジ
スタ、第２図Ｂおよび第４図Ａ〜ＤではＮチヤネ
ルトランジスタ、RL１，RL２……負荷素子、
QL１，QL２……能動素子、ou１，ou２……ゲ
ート出力。
Claims (1)
- 【特許請求の範囲】 １ 出力端子と一方の電源との間に接続した複数
の直列接続された同極性MOSトランジスタから
なるMOSトランジスタ群と、 他方の電源と前記出力端子との間に接続し、か
つ前記MOSトランジスタ群のうちの前記出力端
子に接続されたMOSトランジスタとコンプリメ
ンタリ構成となるようにゲートを接続した前記
MOSトランジスタ群とは逆極性のMOSトランジ
スタと、 前記出力端子と前記他方の電源との間に接続し
た負荷素子とを備えたCMOS多入力ゲート回路。 ２ 負荷素子を能動素子で構成した請求項１記載
のCMOS多入力ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079537A JPS58196729A (ja) | 1982-05-11 | 1982-05-11 | Ｃ―ｍｏｓ多入力ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079537A JPS58196729A (ja) | 1982-05-11 | 1982-05-11 | Ｃ―ｍｏｓ多入力ゲート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58196729A JPS58196729A (ja) | 1983-11-16 |
| JPH0432572B2 true JPH0432572B2 (ja) | 1992-05-29 |
Family
ID=13692739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57079537A Granted JPS58196729A (ja) | 1982-05-11 | 1982-05-11 | Ｃ―ｍｏｓ多入力ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196729A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60130921A (ja) * | 1983-12-20 | 1985-07-12 | Matsushita Electric Ind Co Ltd | 多入力ｃｍｏｓゲ−ト回路 |
| JPS60143020A (ja) * | 1983-12-29 | 1985-07-29 | Matsushita Electric Ind Co Ltd | カウンタ・デコ−ダ |
| FR2596595B1 (fr) * | 1986-03-28 | 1988-05-13 | Radiotechnique Compelec | Porte logique mos du type domino |
| JP2699496B2 (ja) * | 1988-12-13 | 1998-01-19 | 日本電気株式会社 | 出力回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50117329A (ja) * | 1974-02-28 | 1975-09-13 | ||
| JPS5580922A (en) * | 1978-12-15 | 1980-06-18 | Mitsubishi Electric Corp | Complementary mos logic circuit |
-
1982
- 1982-05-11 JP JP57079537A patent/JPS58196729A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50117329A (ja) * | 1974-02-28 | 1975-09-13 | ||
| JPS5580922A (en) * | 1978-12-15 | 1980-06-18 | Mitsubishi Electric Corp | Complementary mos logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58196729A (ja) | 1983-11-16 |
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