JPS5854734A - デイジタル論理回路 - Google Patents
デイジタル論理回路Info
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- JPS5854734A JPS5854734A JP56152044A JP15204481A JPS5854734A JP S5854734 A JPS5854734 A JP S5854734A JP 56152044 A JP56152044 A JP 56152044A JP 15204481 A JP15204481 A JP 15204481A JP S5854734 A JPS5854734 A JP S5854734A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
- H03K19/09445—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors with active depletion transistors
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- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、電界効果トランジスタ（以下、ＦＥＴと云
う）を用いて、１電源で動作するディジタル論理回路に
関する。
う）を用いて、１電源で動作するディジタル論理回路に
関する。
トランジスタの論理回路において、通常、＠埋素子とし
ては、シリコンのバイポーラ型トランジスタやＦＢ’ｌ
’が用いられる１、これに対し、よジ少ない消費電力で
、より高速の論理動作が必賛な論理回路においては、砒
ＩＬガリウムのｎ型１．Ｉ ＥＩｌｌが用いられる。
ては、シリコンのバイポーラ型トランジスタやＦＢ’ｌ
’が用いられる１、これに対し、よジ少ない消費電力で
、より高速の論理動作が必賛な論理回路においては、砒
ＩＬガリウムのｎ型１．Ｉ ＥＩｌｌが用いられる。
現在の段階では、通常ケ゛−ト接合として、ＰＮ接合ま
たはショットキ接合を７−１１いた接合型のｎ型Ｆ Ｅ
’１ゝが用いられる。
たはショットキ接合を７−１１いた接合型のｎ型Ｆ Ｅ
’１ゝが用いられる。
Ｆ ＥＴはその動作形態から、エンハンスメントモード
型と、ディン０レツシヨンモード型の２袖類に分類する
ことかできる。第１図は上記２梗知のＦＥＴの基本動作
を示′ｊ″図である１、以下−の例では、丁べてｎ型の
ＦＥＴとフ〜る。
型と、ディン０レツシヨンモード型の２袖類に分類する
ことかできる。第１図は上記２梗知のＦＥＴの基本動作
を示′ｊ″図である１、以下−の例では、丁べてｎ型の
ＦＥＴとフ〜る。
この第１図において、１１は入力端子で、 ｉ’ ＥＴ
Ｑ□１（７）＆’−）に接続される。Ｆ Ｉ’ｉ ’Ｉ
Ｉ’ Ｑ １ ｌのソースは接地されておジ、ソース・
ドレイン＋４４１ ＶＣバイアス電源ＶＤＳと負荷抵抗
Ｉｔｌ、が接続されている。
Ｑ□１（７）＆’−）に接続される。Ｆ Ｉ’ｉ ’Ｉ
Ｉ’ Ｑ １ ｌのソースは接地されておジ、ソース・
ドレイン＋４４１ ＶＣバイアス電源ＶＤＳと負荷抵抗
Ｉｔｌ、が接続されている。
ＦＥＴＱｌｌ がエンハンスメント型の１．ソースゲー
ト間の印加電圧■Ｇｓ−＝：ＯＶノトサ、Ｆ Ｅ Ｉｌ
ｌ Ｑ１１鉱ビンチオンの状態にあり、ドレイン・ソー
ス間に電流がｍｃれす、いわゆるオフ状態である。
ト間の印加電圧■Ｇｓ−＝：ＯＶノトサ、Ｆ Ｅ Ｉｌ
ｌ Ｑ１１鉱ビンチオンの状態にあり、ドレイン・ソー
ス間に電流がｍｃれす、いわゆるオフ状態である。
トレイン・ソース間に電流會流し、いわゆるオフ状態に
するには、ソース・ダート間の印加電圧ｖｃｓ ’に正
のスレッショルドＶｔｈより高くしなけれはならない。
するには、ソース・ダート間の印加電圧ｖｃｓ ’に正
のスレッショルドＶｔｈより高くしなけれはならない。
−方、Ｆ Ｅ Ｔ Ｑｔ□ がディプレッションモード
型の場合を考えると、ソース・ダート間の印加電圧ＶＧ
Ｓ ＝ ｏのとき、ＦＥＴＱｔｔはオン状態にあり、こ
れをオフ状態にするには、ソース・ダート間の印加電圧
ＶＧＳ’に負のスレッショルド電圧ｖｔｈより低い負の
電Ｂ−にしなけれはならない。
型の場合を考えると、ソース・ダート間の印加電圧ＶＧ
Ｓ ＝ ｏのとき、ＦＥＴＱｔｔはオン状態にあり、こ
れをオフ状態にするには、ソース・ダート間の印加電圧
ＶＧＳ’に負のスレッショルド電圧ｖｔｈより低い負の
電Ｂ−にしなけれはならない。
デイグレツション型の接合型電界効果トランジスタ（以
下、Ｄ−ＪＦＥＴと云う）で論理回路全形成すると、エ
ンノ・ンスメント型の接合型電界効米トランジスタ（以
下、Ｅ−、Ｔ Ｆ、 Ｅ Ｔと称″ｔ）で論理回路？形
成する場合に比べて、より高速の動作にすることができ
る。
下、Ｄ−ＪＦＥＴと云う）で論理回路全形成すると、エ
ンノ・ンスメント型の接合型電界効米トランジスタ（以
下、Ｅ−、Ｔ Ｆ、 Ｅ Ｔと称″ｔ）で論理回路？形
成する場合に比べて、より高速の動作にすることができ
る。
ディジタル論理回路ヶトランジスタ回路で構成する場合
、通常「０」値全電圧のローレベル、「１」値を電圧の
ハイレベルとすることが多い。このような論理信号全処
理すべく、Ｄ−ＪＰＥＴ−ｃ論理回路全構成しようとす
ると、通常接地電位に対し、正と負の電圧の２種類の直
流電源會必をとした。
、通常「０」値全電圧のローレベル、「１」値を電圧の
ハイレベルとすることが多い。このような論理信号全処
理すべく、Ｄ−ＪＰＥＴ−ｃ論理回路全構成しようとす
ると、通常接地電位に対し、正と負の電圧の２種類の直
流電源會必をとした。
第２図（ａ）は従来の１釉類の直＃ｒ、電源を用いたＤ
−ＪＦＥＴ のインバータ回路４示テ。この第２図（ａ
）において、ＶＤＤは血流電源、ｉｔ２．は負荷抵抗、
Ｑ、ａｔ ｔｌ’ｉ Ｄ −Ｊ Ｔｒ” Ｅ
’１．’ Ｔ： あ る。
−ＪＦＥＴ のインバータ回路４示テ。この第２図（ａ
）において、ＶＤＤは血流電源、ｉｔ２．は負荷抵抗、
Ｑ、ａｔ ｔｌ’ｉ Ｄ −Ｊ Ｔｒ” Ｅ
’１．’ Ｔ： あ る。
第２図（ｂ）、第２図＜Ｃ）は第２図（ａ）の入力電圧
ＶＩＮと出力電圧ＶＯＵＴ を時系列で衣わしたもの
である。
ＶＩＮと出力電圧ＶＯＵＴ を時系列で衣わしたもの
である。
この第２図（ｂ）に示すごとく、時刻ｔがｔｌ見、前ま
たはｔ２以後で、入力電圧Ｖ’ＩＮが口＝−レレベの場
合に、出力電圧ＶＯＵＴ はハイレベルにちゃ、−力
、時刻ｔが１１と１２の曲にあって、入力電圧Ｖ工Ｎか
ハイレベルの場合、出力電圧ＶＯＵＴ −ローレベル
にあり、インバータの機能を有している。
たはｔ２以後で、入力電圧Ｖ’ＩＮが口＝−レレベの場
合に、出力電圧ＶＯＵＴ はハイレベルにちゃ、−力
、時刻ｔが１１と１２の曲にあって、入力電圧Ｖ工Ｎか
ハイレベルの場合、出力電圧ＶＯＵＴ −ローレベル
にあり、インバータの機能を有している。
しかしながら、時刻ｔか１１と１２の曲で、１）−ＪＦ
ＥＴ’Ｑｔｌ はオン状態にあるために、出力電圧ｖ
ｏｔｒ’ｒμ正の電位にある。そこで、このインバータ
回路を多段にわたって縦絖接に、−３−ると、出力電圧
のローレベルが高い電６ｒとなって、次段の入力信号と
することができないため、このようなインバータ回路を
使用して論理回路を構成することは不可能であった。
ＥＴ’Ｑｔｌ はオン状態にあるために、出力電圧ｖ
ｏｔｒ’ｒμ正の電位にある。そこで、このインバータ
回路を多段にわたって縦絖接に、−３−ると、出力電圧
のローレベルが高い電６ｒとなって、次段の入力信号と
することができないため、このようなインバータ回路を
使用して論理回路を構成することは不可能であった。
Ｄ−ＪＦＥ’Ｉ”を用いた論理回路のインバータ回路と
しては、出力電圧のローレベルを接地電位まで下げて、
次段の入力信号電位とすることがあった。
しては、出力電圧のローレベルを接地電位まで下げて、
次段の入力信号電位とすることがあった。
第３図（ａ）、第３図（ｂ）はそれぞれ上記出力電圧を
次段の入力信号として用いるために、信号の電圧レベル
シフタ會もった従来のインノぐ一夕回路である。
次段の入力信号として用いるために、信号の電圧レベル
シフタ會もった従来のインノぐ一夕回路である。
このうち、第３図（ａ）においては、入力電圧ＶＩＮは
Ｄ−ＪＦＢＴＱｓｔ および負荷抵抗島２で反転され
て、Ｄ−ＪＦＥＴＱ３２ のダート電位■Ｇ３として
かかる。ダート電圧■Ｇ３のローレベルは正の電位であ
るから、ダイオードＤ３１． Ｄ Ｊ Ｆ Ｅ Ｔ
Ｑ３□。
Ｄ−ＪＦＢＴＱｓｔ および負荷抵抗島２で反転され
て、Ｄ−ＪＦＥＴＱ３２ のダート電位■Ｇ３として
かかる。ダート電圧■Ｇ３のローレベルは正の電位であ
るから、ダイオードＤ３１． Ｄ Ｊ Ｆ Ｅ Ｔ
Ｑ３□。
負荷抵抗Ｒ３，、直流電源ＶＳＳでもって、電圧のシフ
）？１１−行い、出力電圧ｖｏｏ’ｒのローレベルは０
■となる。
）？１１−行い、出力電圧ｖｏｏ’ｒのローレベルは０
■となる。
また、第３図（ｂ）においては、入力電圧Ｖ工Ｎがロー
レベルのＯ■であるとき、ダイオードＤ３２、負荷抵抗
Ｒｓｓ、直流電源ＶＳＳでもって、電圧奮シフトするこ
とによって、ｌ） ＝Ｊ Ｆ ＥＴ Ｑｘｓのダート電
圧ＶＧ４ Ｂ負の電位となる。このとき、Ｉ）−ＪＩｉ
”Ｊ℃ＴＱｓ３はオフ状態である。
レベルのＯ■であるとき、ダイオードＤ３２、負荷抵抗
Ｒｓｓ、直流電源ＶＳＳでもって、電圧奮シフトするこ
とによって、ｌ） ＝Ｊ Ｆ ＥＴ Ｑｘｓのダート電
圧ＶＧ４ Ｂ負の電位となる。このとき、Ｉ）−ＪＩｉ
”Ｊ℃ＴＱｓ３はオフ状態である。
一方、入力電圧■工Ｎが７１イレペルのとき、Ｄ −Ｊ
Ｐ Ｅ Ｔ Ｑｓｓ のダート電圧ＶＧ４は正の電
位となる。
Ｐ Ｅ Ｔ Ｑｓｓ のダート電圧ＶＧ４は正の電
位となる。
そこで、Ｄ−ＪＦＥＴ Ｑｓｓ はオン状態となる。ロ
ーレベルおよびハイレベルでのＤ −Ｊ Ｉ’Ｌｉ’
Ｔ Ｑｍｓ のゲート電位ｖＧ４ ｉそれぞれ正と負の
適当なレベルにすることができるため、Ｄ −Ｊ ｌ”
Ｅ ’ＩＩ” Ｑ３３、負荷抵抗Ｒ３４、直流電源Ｖ
ＤＤによって反転された１８号は出力電圧ＶＯＵＴ
として、ローレベルでｔユぼ０■とすることができる。
ーレベルおよびハイレベルでのＤ −Ｊ Ｉ’Ｌｉ’
Ｔ Ｑｍｓ のゲート電位ｖＧ４ ｉそれぞれ正と負の
適当なレベルにすることができるため、Ｄ −Ｊ ｌ”
Ｅ ’ＩＩ” Ｑ３３、負荷抵抗Ｒ３４、直流電源Ｖ
ＤＤによって反転された１８号は出力電圧ＶＯＵＴ
として、ローレベルでｔユぼ０■とすることができる。
第３図（ａ）、第３図（ｂ）に示した基本インバータ回
路は正の電圧を印加１−る血流電源ＶＤＤと負の電圧全
印加する１ｌｌＬ流電源ＶＳＳか必要であることμ１．
Ｉ１．ｊらかである。
路は正の電圧を印加１−る血流電源ＶＤＤと負の電圧全
印加する１ｌｌＬ流電源ＶＳＳか必要であることμ１．
Ｉ１．ｊらかである。
第４図はＤ−Ｊ１！゛ＥＴ全月」いた１種類の直流電源
で動作する従来のインバータ回路である。この第４図に
おいて、Ｑ４１はＤ−Ｊｌ；”ＩＤＴ″Ｃ゛あり、出力
′電圧ＶＯＵＴ を次段のＤ−ＪＦ’ＤＴのダートに
印加１゛る場合、入力電圧ＶＩＮのローレベルとして負
の電圧、ハイレベルとして正の電圧全入力すると、コン
デンサ０４１は電圧のレベルシフタとして働き、出力電
圧ＶＯＵＴ のローレベルは負の電圧、ハイレベルは
正の電圧とすることができる。したがって、この基本イ
ンバータ回路を多段縦続接続して、論理Ｎ路を構成する
ことが可能である。
で動作する従来のインバータ回路である。この第４図に
おいて、Ｑ４１はＤ−Ｊｌ；”ＩＤＴ″Ｃ゛あり、出力
′電圧ＶＯＵＴ を次段のＤ−ＪＦ’ＤＴのダートに
印加１゛る場合、入力電圧ＶＩＮのローレベルとして負
の電圧、ハイレベルとして正の電圧全入力すると、コン
デンサ０４１は電圧のレベルシフタとして働き、出力電
圧ＶＯＵＴ のローレベルは負の電圧、ハイレベルは
正の電圧とすることができる。したがって、この基本イ
ンバータ回路を多段縦続接続して、論理Ｎ路を構成する
ことが可能である。
しかし、コンデンサ０５１は電圧のレベルシフタとして
の動作をするため、充電されている必要がある。そこで
、長時間にわたって隣接したトランジスタのオン、オフ
間のスイッチングかないど、コンデンサ０４１は電圧の
レベルシフタとしての機能を失ってし址い、正常なイン
バータとしての動作音しなくなる。なお、第４図におけ
るＲ４１は負荷抵抗、ＶＤＤ ｔｄ 直流ＴＪＬ 源Ｔ
８ ｆ） 、ＶＤｌｄ Ｄ−ＪＦ ＥＴＱ４１のドレ
イン電圧である。
の動作をするため、充電されている必要がある。そこで
、長時間にわたって隣接したトランジスタのオン、オフ
間のスイッチングかないど、コンデンサ０４１は電圧の
レベルシフタとしての機能を失ってし址い、正常なイン
バータとしての動作音しなくなる。なお、第４図におけ
るＲ４１は負荷抵抗、ＶＤＤ ｔｄ 直流ＴＪＬ 源Ｔ
８ ｆ） 、ＶＤｌｄ Ｄ−ＪＦ ＥＴＱ４１のドレ
イン電圧である。
この発明は、上記従来の欠点全除去するためになされた
もので、Ｄ−ＪＦＥ’ｌｌ’を用いたインバータとＥ−
ＪＰＥＴ會用いたインバータとを縦続接続して、直流電
源葡１釉類にすることのできるディジタル論理回路全提
供することを目的とする。
もので、Ｄ−ＪＦＥ’ｌｌ’を用いたインバータとＥ−
ＪＰＥＴ會用いたインバータとを縦続接続して、直流電
源葡１釉類にすることのできるディジタル論理回路全提
供することを目的とする。
以下、この発明のディジタル論理回路の実施例について
図面に基つき説明する。第５図（ａ） Ｈ二その−実施
例ケ示す回路図である。この第５図に示Ｔ実施例【１２
段縦続接続したインバータである。 Ｄ−Ｊ ｌ！’
Ｅ ’ＰＱ５ ｌのソース金接地し１、ドレインは負荷
抵抗Ｒ５１ケ介して直流電源ＶＤＤの正極に＋＆絖延れ
ている。この直流電源ＶＤＤの負極は接地されている。
図面に基つき説明する。第５図（ａ） Ｈ二その−実施
例ケ示す回路図である。この第５図に示Ｔ実施例【１２
段縦続接続したインバータである。 Ｄ−Ｊ ｌ！’
Ｅ ’ＰＱ５ ｌのソース金接地し１、ドレインは負荷
抵抗Ｒ５１ケ介して直流電源ＶＤＤの正極に＋＆絖延れ
ている。この直流電源ＶＤＤの負極は接地されている。
このＤ−ＪＦＥＴＱＩＩｌのダートには入力電ＩＥ■工
Ｎが印加されるようになっている、。
Ｎが印加されるようになっている、。
］） −ＪＦＢＴ Ｑ５□のドレインはＥ−Ｊｌｉ’Ｅ
’ｒ Ｑｓ□のダートに接続されている。このＥ −Ｊ
Ｆ Ｅ ’１１Ｑｌｌ１１ ソースは接地され、ドレ
インは負荷抵抗■モ５２葡介して直流電源ＶＤＤの正極
に接続されているとともｐｃ、出力電圧ＶＯＵＴ ｋ
出力するようになっている。
’ｒ Ｑｓ□のダートに接続されている。このＥ −Ｊ
Ｆ Ｅ ’１１Ｑｌｌ１１ ソースは接地され、ドレ
インは負荷抵抗■モ５２葡介して直流電源ＶＤＤの正極
に接続されているとともｐｃ、出力電圧ＶＯＵＴ ｋ
出力するようになっている。
次に、以上のように構成されたこの発明のディジタル論
理回路の動作について、第５図（ｂ）〜第５図（ｄ）の
波形図を参照して説明する。第５図（ｂ、ｌは入力電圧
ＶＩＮケ示し、第５図（Ｃ）はＩ）−Ｊ Ｉｉ’ Ｅ
Ｔ Ｑ５のドレイン電圧全示し、第５図（ｄ）は出力電
圧ＹＯＵ・ｌ−金示す。
理回路の動作について、第５図（ｂ）〜第５図（ｄ）の
波形図を参照して説明する。第５図（ｂ、ｌは入力電圧
ＶＩＮケ示し、第５図（Ｃ）はＩ）−Ｊ Ｉｉ’ Ｅ
Ｔ Ｑ５のドレイン電圧全示し、第５図（ｄ）は出力電
圧ＹＯＵ・ｌ−金示す。
いま、入力電圧ＶＩＮが第５図（ｂ）に示すごとく、ロ
ーレベルでＯＶの信号であったとすると、電圧ＶＧｙ（
第５図（ＣＪ）カｏ−ｖペルーｒ：モ、Ｄ−ＪＩｉ”Ｅ
ＴＱ５、により、そのドレイン電圧は正の電圧ＶＧ５Ｌ
となる。Ｄ−ＪＰＥＴＱ、夏 のダート・ソース間
の電圧ＶＧ２ ＝ Ｏのときのソース・ドレイン間室ｋ
ｋＩＤｓ。
ーレベルでＯＶの信号であったとすると、電圧ＶＧｙ（
第５図（ＣＪ）カｏ−ｖペルーｒ：モ、Ｄ−ＪＩｉ”Ｅ
ＴＱ５、により、そのドレイン電圧は正の電圧ＶＧ５Ｌ
となる。Ｄ−ＪＰＥＴＱ、夏 のダート・ソース間
の電圧ＶＧ２ ＝ Ｏのときのソース・ドレイン間室ｋ
ｋＩＤｓ。
ソース・ドレイン間の抵抗全１−ＬＤｓとすれは、ＶＧ
７Ｌ＝ ＩＤＳ Ｘ Ｒ４）Ｓであｐ、通常ソース・ド
レイン間電流ＩＤＳは１〜１０ｍＡＴ＄、ｐ、ソースｅ
ドレイン間抵抗ＲＤＳは１０＝１００Ωである。したか
つて、ドレイン電圧ＶＧ５Ｌ ｋ ０．５ Ｖ以下と
することは十分可能である。
７Ｌ＝ ＩＤＳ Ｘ Ｒ４）Ｓであｐ、通常ソース・ド
レイン間電流ＩＤＳは１〜１０ｍＡＴ＄、ｐ、ソースｅ
ドレイン間抵抗ＲＤＳは１０＝１００Ωである。したか
つて、ドレイン電圧ＶＧ５Ｌ ｋ ０．５ Ｖ以下と
することは十分可能である。
通常、Ｅ−Ｊｌｉ’ＥＴのスレッショルド電圧Ｖｔｈは
０．０１〜０，５Ｖで設計されるが、Ｅ−ＪＦＩ”、’
Ｉ”Ｑ、の場合、スレッショルド電圧Ｖｔｈｋ上げて、
０．ｉ〜１■の範囲の適当な電圧に設計すれば、第５図
（Ｃ）で示した電圧ＶＧ７０ローレベルＶＧ５Ｌ Ｔ
Ｅ−Ｊ Ｆ’ＥＴＱ６２はオフ状態となる。
０．０１〜０，５Ｖで設計されるが、Ｅ−ＪＦＩ”、’
Ｉ”Ｑ、の場合、スレッショルド電圧Ｖｔｈｋ上げて、
０．ｉ〜１■の範囲の適当な電圧に設計すれば、第５図
（Ｃ）で示した電圧ＶＧ７０ローレベルＶＧ５Ｌ Ｔ
Ｅ−Ｊ Ｆ’ＥＴＱ６２はオフ状態となる。
したがって、Ｅ−ＪＦＥＴＱ、２用いた後段のインバー
タは通常のノーマリオフ型として動作１〜る。
タは通常のノーマリオフ型として動作１〜る。
出力電圧ＶＯＵＴ のローレベルはＯＶでないが、通
常０．１Ｖ以下′Ｔ：あｐ１出力電圧ＶＯＵＴ のロ
ーレベルおよびハイレベルはそれぞれ入力電圧ＶＩＮの
ローレベルおよびハイレベルと一致させることかできる
。
常０．１Ｖ以下′Ｔ：あｐ１出力電圧ＶＯＵＴ のロ
ーレベルおよびハイレベルはそれぞれ入力電圧ＶＩＮの
ローレベルおよびハイレベルと一致させることかできる
。
以上説明したように、上記実施例でに、Ｄ−Ｊ ＦＥ’
ｌ’ＱＬ１１によ、ｊｌ）ＮＯＴ回鮎ないしＮ Ｏ１４
回路もしくはＮＡＮＤ回路の論理回路全構成するととも
に、Ｅ−Ｊ Ｆ Ｅ Ｔ Ｑ５２によ！Ｊ Ｎ Ｏ’１
’ Ｃｍ路ないしＮ０Ｉｔｈ路もしくはＮＡＮＤ回路に
よる論理回路を縦続接続することによりインバータ葡構
成しているため、負の直流電圧紫必振とツーる電圧のレ
ベルシフタを用いずに、入力′電圧と出力電圧のローｔ
ノベル、ノ１イレペルを一致させることがＥｌ能であり
、したかつて、■稲畑の直流電源Ｖこより動作させるこ
とが′Ｃきる。
ｌ’ＱＬ１１によ、ｊｌ）ＮＯＴ回鮎ないしＮ Ｏ１４
回路もしくはＮＡＮＤ回路の論理回路全構成するととも
に、Ｅ−Ｊ Ｆ Ｅ Ｔ Ｑ５２によ！Ｊ Ｎ Ｏ’１
’ Ｃｍ路ないしＮ０Ｉｔｈ路もしくはＮＡＮＤ回路に
よる論理回路を縦続接続することによりインバータ葡構
成しているため、負の直流電圧紫必振とツーる電圧のレ
ベルシフタを用いずに、入力′電圧と出力電圧のローｔ
ノベル、ノ１イレペルを一致させることがＥｌ能であり
、したかつて、■稲畑の直流電源Ｖこより動作させるこ
とが′Ｃきる。
上記から明らかな」、うに、この発明のディジタル論理
回路によれは、ｏ −、ｒ Ｆ１号ＴとＥ −Ｊ Ｆ
Ｅ’１’奮ｋｉ列接続了゛ることにより２段のインバー
タを構成−３″るよう【こしたので、篭Ｅｔ−二のレベ
ルシフタを・月Ｊいることが不要となｐｌ １釉類の油
流電源で動作することができる。これにともない、デイ
グレツシヨンモードで動作する電界効果トランジスタ全
論理素子とし７て利用了る高速の論理回路に利用するこ
とができる利点を有するものである。
回路によれは、ｏ −、ｒ Ｆ１号ＴとＥ −Ｊ Ｆ
Ｅ’１’奮ｋｉ列接続了゛ることにより２段のインバー
タを構成−３″るよう【こしたので、篭Ｅｔ−二のレベ
ルシフタを・月Ｊいることが不要となｐｌ １釉類の油
流電源で動作することができる。これにともない、デイ
グレツシヨンモードで動作する電界効果トランジスタ全
論理素子とし７て利用了る高速の論理回路に利用するこ
とができる利点を有するものである。
第１図はＦＥＴの基本動作な示す図、第２図（ａ）はＰ
ＥＴによる従来のインバータの基本回路を示す回路図、
第２図（ｂ）および第２図（Ｃ）にそれぞれ第２図（ａ
）のインバータの動作全説明するための波形図、第３図
（ａ）および第３図（ｂ）はそれぞれ従来の電圧レベル
シフタを用いたインバータ回路を示す回路図、第４図は
Ｉ）−ＪＦ’ＥＴを用いた１種類の直流電源で動作ｙる
従来のインバータ回路奮示′Ｔ（ロ）略図、第５図（ａ
）はこの発明のデイソタル論理回路の一実施例ヶ示す回
路図、第５図（ｂ）ないし第５図（ｄ）はそれぞれｈ上
ｒイノタル論理（ロ）路の動作全説明するための波形図
である。 Ｑ５１・・・１）−ＪＰＥＴ 、 Ｑｒ、ａ・・・Ｅ−
ＪＰＥＴ 、＋４．、。 Ｒ６２・・・負荷抵抗、ＶＤＤ・・・直流電源、ＶＩＮ
・・・入力電圧、ＶＯＬＩＴ ・・・出力電圧。 １７４− 二 区 〉 ≦ 〉 １７５− 手続補正書 昭和５７年３月３１日 特許庁長官 島田春樹殿 １、事件の表示 昭和５６年 特 許 該第１５２０４４ 号２、発明
の名称 ディジタル論理回路 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業体式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６ 補正の対象 明細書の発明の詳細な説明の欄お工び図面の一部 ７、補正の内容 別紙の通り ７、 補正の内容 １） 明細書９頁６行ｒ ＶＧ７Ｌ Ｊ紮ｒ ＶＧ５Ｌ
Ｊと訂正する。 ２）同９頁１６行ｒ ＶＯ２ＪゲｒＶａ５Ｊと訂正する
。
ＥＴによる従来のインバータの基本回路を示す回路図、
第２図（ｂ）および第２図（Ｃ）にそれぞれ第２図（ａ
）のインバータの動作全説明するための波形図、第３図
（ａ）および第３図（ｂ）はそれぞれ従来の電圧レベル
シフタを用いたインバータ回路を示す回路図、第４図は
Ｉ）−ＪＦ’ＥＴを用いた１種類の直流電源で動作ｙる
従来のインバータ回路奮示′Ｔ（ロ）略図、第５図（ａ
）はこの発明のデイソタル論理回路の一実施例ヶ示す回
路図、第５図（ｂ）ないし第５図（ｄ）はそれぞれｈ上
ｒイノタル論理（ロ）路の動作全説明するための波形図
である。 Ｑ５１・・・１）−ＪＰＥＴ 、 Ｑｒ、ａ・・・Ｅ−
ＪＰＥＴ 、＋４．、。 Ｒ６２・・・負荷抵抗、ＶＤＤ・・・直流電源、ＶＩＮ
・・・入力電圧、ＶＯＬＩＴ ・・・出力電圧。 １７４− 二 区 〉 ≦ 〉 １７５− 手続補正書 昭和５７年３月３１日 特許庁長官 島田春樹殿 １、事件の表示 昭和５６年 特 許 該第１５２０４４ 号２、発明
の名称 ディジタル論理回路 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業体式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６ 補正の対象 明細書の発明の詳細な説明の欄お工び図面の一部 ７、補正の内容 別紙の通り ７、 補正の内容 １） 明細書９頁６行ｒ ＶＧ７Ｌ Ｊ紮ｒ ＶＧ５Ｌ
Ｊと訂正する。 ２）同９頁１６行ｒ ＶＯ２ＪゲｒＶａ５Ｊと訂正する
。
Claims (1)
- 論理素子としてディプレッション型の接合型電界効果ト
ランジスタ音用いるとともにバイアス電源として１棟類
の電圧の直流電源のみ金柑いた第１の論理回路と、上記
ディプレッション型電界効果トランジスタと同じ電導型
のチャンネルをもつエンハンスメント型の接合型電界効
果トランジスタを用いて上記第１の論理回路と縦続接続
され第１の論理回路とともにインバータ葡構成する第２
の論理回路とよりなるディジタル論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152044A JPS5854734A (ja) | 1981-09-28 | 1981-09-28 | デイジタル論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152044A JPS5854734A (ja) | 1981-09-28 | 1981-09-28 | デイジタル論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5854734A true JPS5854734A (ja) | 1983-03-31 |
Family
ID=15531825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152044A Pending JPS5854734A (ja) | 1981-09-28 | 1981-09-28 | デイジタル論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854734A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039918A (ja) * | 1983-07-18 | 1985-03-02 | ジーメンス・アクチエンゲゼルシヤフト | ＧａＡｓ‐ＭＥＳＦＥＴ技術に基く論理回路装置 |
| US7116153B2 (en) * | 2004-03-25 | 2006-10-03 | Richtek Technology Corp. | Circuit for driving a depletion-type JFET |
-
1981
- 1981-09-28 JP JP56152044A patent/JPS5854734A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039918A (ja) * | 1983-07-18 | 1985-03-02 | ジーメンス・アクチエンゲゼルシヤフト | ＧａＡｓ‐ＭＥＳＦＥＴ技術に基く論理回路装置 |
| US7116153B2 (en) * | 2004-03-25 | 2006-10-03 | Richtek Technology Corp. | Circuit for driving a depletion-type JFET |
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