JPS60200615A - スイツチング回路 - Google Patents

スイツチング回路

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JPS60200615A
JPS60200615A JP59056033A JP5603384A JPS60200615A JP S60200615 A JPS60200615 A JP S60200615A JP 59056033 A JP59056033 A JP 59056033A JP 5603384 A JP5603384 A JP 5603384A JP S60200615 A JPS60200615 A JP S60200615A
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浦上　憲
Yukiro Suzuki
鈴木　幸郎
Masahiro Iwamura
将弘 岩村
Ikuro Masuda
郁朗 増田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、スイッチング回路に関する。
〔背景技術〕
半導体集積回路装置の多機能化、高集積化のために、ｊ
つの半導体基板内に異なる種類の素子を形成した複合技
術が開発されている。
例えば、特公昭４７−４３９９７号公報には、バイポー
ラトランジスタと絶縁ゲート型電界効果トランジスタ（
以下ＭＯ８電界効果トランジスタという）とを組み合わ
せた回路技術が示されている。
第１図は上記特公昭４７−４３９９７号公報に示される
回路を示す。
同図に示す回路は、ｐチャンネルＭＯ８電界効果トラン
ジスタＭ１とｎチャンネルＭＯ８電界効果トランジスタ
Ｍ２によるＣＭＯＳインバータ１２と、２つのｎｐｎバ
イポーラトランジスタＱ１．Ｑ２による出力段とによっ
て構成される。
直列接続されてプツシ−プル型の出力段を構成する。上
記ｃＭＯｓインバータ１２および上記出力段（Ｑｌ、０
．２）はそれぞれ電源電位（Ｖｏ。’）と接地電位との
間で動作する。
第１図忙おいて、論理入力ＩＮは２つに分岐され、その
−万は一２万のバイボ、ニラトランジδりＱ、１のベー
スに直接入力される。また、その他方はＭＯ８電界効果
トランジスタＭ１．Ｍ２によるインバータ１２を経て反
転された後、他方のバイポーラトランジスタＱ２のベー
スに入力される。これにより、２つのバイポーラトラン
ジスタＱ１．Ｑ２が互いに相補的に導通駆動される。そ
して、その２つのトランジスタＱｌ、Ｑ２の中間接続点
から出力ＯＵＴが得られる。
ところが、上記回路では出力段の２つのバイポーラトラ
ンジスタＱ、１．Ｑ２のうち、その−万のバイポーラト
ランジスタＱ１は上記ＣＭＯＳインバータ１２を経由し
た反転信号によって導通駆動される−１、その他方のバ
イポーラトランジスタＱ２は入力ＩＮに与えられる非反
転信号によって直接導通駆動されるようになっているた
め、出力段の２つのトランジスタＱｌ、Ｑ２の駆動タイ
ミングが、−上記ＣＭＯＳインバータ１２の伝達遅延時
間によって相互にずれ、これにより両バイポーラトラン
ジスタＱ１．Ｑ２が同時にＯＮ（導通）する期間が長く
なって、いわゆる貫通電流が多く流れてしまうことがわ
かった。またバイポーラトランジスタＱ１．Ｑ２０ベー
スに入力がダイレクト接続されているので入力端子ＩＮ
からみ、た入力インピーダンスが低いということもわか
った。
第２図はバイポーラトランジスタとＭＯ８電界効果トラ
ンジスタとを組合せた他の回路例を示すものであり、特
開昭５２−２６１８１号公報に示されるものである。
同図に示す入力バッファ回路では、ｎｐｎ型とｐｎｐ型
の２種類のバイポーラトランジスタＱ１゜Ｑ２を使用す
ることにより、上述したごとき貫通電流が多く流れるこ
とを防止している。しかし、この回路では、先ず、出力
段の２つのバイポーラトランジスタＱ１．Ｑ２のベース
に蓄積された電荷の引抜き経路が形成されていない。こ
のため、バイポーラトランジスタＱ１．Ｑ２のベース蓄
積電荷による動作速度の遅れが大きくなるということが
明らかとなった。次に、片方のバイポーラトランジスタ
Ｑ２’＆Ｐｎｐ型としているため、特に半導体集積回路
化された場合に、そのｐｎｐ型バイポーラトランジスタ
Ｑ２のｆＴ　（遮断周波数）を高くすることが困難とな
り、また動作速度が遅くなるということも明らかとなっ
た。
第３図はバイポーラトランジスタとＭＯ８電界効果トラ
ンジスタとを組合せた回路のさらに別の従来例を示した
ものであるが（特開昭５２−２６１８１号公報）、この
回路においても、出力段の２つのトランジスタＱ１．Ｑ
２の片方にｐｎｐ型バイポーラトランジスタＱ２を使用
しているため、特に半導体集積回路化された場合に、そ
のｐｎｐＷバイポーラトランジスタＱ２のｆＴ（ｆｉｆ
ｌｒ周波数）を高くすることが困難となり、これにより
動作速度が遅くなりてしまうことがわかった。
□ノれ０１１４　□六〇０１７Ｆｋ□−イ□山−６ムｌ
ｒ　＋−−イ開発されたバイボー２トランジスタとＭＯ
８電界効果トランジスタを組合せた回路を示す。
この回路は特願昭５７−１１９１５号公報に示されてい
る。同図に示す回路では、上述した従来の回路における
問題点は一応解消されるようになっている。すなわち、
出力段のバイポーラトランジスタＱ１．Ｑ２が共にｎｐ
ｎ型であるととも罠、各トランジスタＱ１．Ｑ２のベー
ス蓄積電荷がそれぞれ抵抗Ｒ１，Ｒ２によって引抜かれ
るようになっている。
しかしながら本出願人がさらに検討したところ、抵抗Ｒ
１，Ｒ２がトランジスタＱ１．Ｑ２のベース入力に対し
て並列に挿入されているため、トランジスタＱ１．Ｑ２
のペース蓄積電荷引抜き効果を高めるためにはその抵抗
Ｒ１，Ｒ２の値を低くしなければならないが、トランジ
スタＱ１．Ｑ２の駆動能率（ドライバビリティ）を高め
るためにはその抵抗Ｒ１，Ｒ２の値を高くしなければな
らない、という背反が生じることがわかった。また、Ｊ
ｌｉ’ｒＲ１−Ｒ２＃％入力ｗ４１１ＩノＭＯ８電界効
果トランジスタＭ１．Ｍ２のソースに対して直列に挿入
されているため、抵抗Ｒ２に直流電流が流れ、これによ
り、回路の入力しきい値が高くなることがわかった。こ
のしきい値をＭＯ８ｔ界効果トランジスタＭ２とバイポ
ーラトランジスタＱ２の容入力しきい値の和となる程度
まで下げるためには、そのＭＯ８電界効果トランジスタ
Ｍ２の寸法Ｗ／Ｌ（チャンネル幅／チャンネル長）をき
わめて太きくしなければならず、高集積化のさまたげに
なることがわかった。
〔発明の目的〕
この発明の目的は、貫通電流の少ない回路構成でもって
、例えば多数のＣＭＯ８論理回路のごとき容量性負荷を
高速駆動するのに必要な電流駆動力と高速動作特性とを
併せて備える回路技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、回路の出力段を直列接続された１対のバイポ
ーラトランジスタで構成するとともに、その−万をＣＭ
ＯＳインバータで駆動し、その他方をバッファ増幅器（
以下ボルテージフォロワという）で駆動することＫより
、貫通ｔＲの少ない回路構成でもって、例えば多数のＣ
ＭＯ８論理回路のごとき容量性負荷を高速駆動するのに
必要な電流駆動力と高速動作特性とを併せて得る、とい
う目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
し実施例１〕 第５図はこの発明の第１の実施例を示す。
同図に示す回路１０は、例えば１３ｉ　−０ＭＯ８（バ
イボー９／ＣＭＯ８混在型）ゲートアレイの入力バッフ
ァ回路（スイッチング回路）として使用されるものであ
る。
このＢｉ−０ＭＯ８型のゲートアレイは、内部の論理回
路の低消費電力のＣＭＯ８論理回路で構成するとともに
、この内部回路を駆動する入力・ぐッファ回路を電流駆
動力の大きなバイポーラ素子を用いて構成するものであ
り、上記人力バッファ回路は、特にその出力段にバイポ
ーラ素子を用いることにより、容量性負荷である多数の
ＣＭＯＳ論理回路を高速駆動するのに必要な電流駆動力
を得るようにしている。また、そのバイポーラ素子を駆
動する入力段には、ＭＯ８素子を使用している。
より具体的には出力段を構成する２つのバイポーラトラ
ンジスタＱ１．Ｑ２と、その−万のバイポーラトランジ
スタＱ１を反転駆動するＣＭＯＳインバータ１２と、そ
の他方のバイポーラトランジスタＱ２を非反転駆動する
バッファ増暢回路（ボルテージフォロワ）１４とによっ
て構成されている。
ここで、上記２つのバイポーラトランジスタＱ１．Ｑ２
はいずれもｎｐｎ型のバイポーラトランジスタでありで
、トーテムポール型に直列接続されている。−万のトラ
ンジスタＱ１のコレクタが電源Ｖ。。側に、他方のトラ
ンジスタＱ２のエミッタが接地側にそれぞれ接続される
。また、−万のトランジスタＱ１のエミッタと他方のト
ランジスタＱ２のコレクタとの接続点がバッファ出力Ｏ
ＵＴとして多数のＣＭＯ８論理回路すなわち容量性負荷
Ｃ６に接続される。上記ボルテージフォロワ１４は、例
えばソースフォロワあるいはエミッタフォロワなどによ
って構成され、その出力は低インピーダンスとなってい
る。このボルテージフォロワ１４および上記ＣＭＯＳイ
ンバータ１２の各入力にはそれぞれＴＴＬレベルの論理
信号が入力ＩＮから導入される。すなわち入力信号の低
論理レベルｖ、Ｌ＝ｏ、ｓｙ、高論理レベルＬ＝−２，
ＯＶである。またＣＭＯＳインバータ１２のスレッシェ
ホールド電圧Ｖｔｈ−１，４Ｖ　Ｋ設定されている。
以上の説明でわかるように８５図に示す入カバ・ソファ
回路は、ＴＴＬレベルの入力’＆ｃＭＯｓレベルの出力
信号に変換する入力レベル変換器である。
さらに、上記増幅回路１４は、その第１電源端子ｐ１を
正電源に接続するとともに、その第２電諒端子ｐ２を接
地電位（あるいは負電源）に接続することにより動作す
るが、その第１電源端子ｐ１は、上記電源Ｖ。。（約５
ＶＩＣ設定され℃いる）には直接接続されず、出力ＯＵ
Ｔ側に接続されている。つまり、入力バッファ回路１０
の出力ＯＵＴと接地電位との間に現われる電圧でもって
動作するようになっている。
第５図において、入力ＩＮに与えられる論理信号は２つ
に分岐される。その−万はＣＭＯＳインバータ１２で位
相反転されて出力段の一万のトランジスタＱ１のベース
に入力される。また、その他方はバッファ増幅回路１４
で低インピーダンスに変換されて出力段の他方のバイポ
ーラトランジスタＱ２のベースに同相入力される。これ
により、出力段の２つのバイポーラトランジスタＱｌ。
Ｑ２は互いに相補的に導通駆動される。そして、−万の
トランジスタＱ１がＯＮ（導通）で他方のトランジスタ
Ｑ２がＯＦＦ　（非導通）のときに、−万のトランジス
タＱ１を通して負荷Ｃｏに充電電流が供給され、また−
万のトランジスタＱ１がＯＦＦで他方のトランジスタＱ
２がＯＮのときに、負荷ＣＯの充電電荷が他方のトラン
ジスタＱ２を通して放電される。すなわち、容量性負荷
Ｃｏの駆動が行なわれる。
さて、以上のように構成されたバッファ回路１０では、
先ず、出力段の２つのトランジスタＱｌ、Ｑ２の各ベー
スにそれぞれ入力される駆動信号が、ＣＭＯＳインバー
タ１２とバッファ増幅回路１４の信号伝達スピードはほ
ぼ同一のため２つのトランジスタＱ１．Ｑ２の両ベース
は、はぼ同一タイミングで互いに逆相駆動される。これ
により、両トランジスタＱ１．Ｑ２が同時にＯＮする期
間が短かく、貫通電流を小さくすることができる。
次に、出力段の２つのトランジスタＱ１．　Ｑ２を共に
ｎｐｎ型とすることができるので、特に半導体集積回路
化した場合に高いｆＴが得やすく、これにより動作速度
の速い回路を得ることができる。
さらに、出力段の一万のバイポーラトランジスタＱ１が
ＯＦＦになるときのベース残留電荷は、ＣＭＯＳインバ
ータ１２のＭＯ８ＦＥＴＭ２を通して迅速に引抜くこと
ができる。また、出力段の他方のバイポーラトランジス
タＱ２がＯＦＦになるときのベース蓄積電荷は、電圧ボ
ルテージフォロワ１４の低インピーダンス出力によって
やはり迅速に引抜くことができる。つまり、出力段の２
つのバイポーラトランジスタＱ、１．Ｑ２は、それぞれ
に効果的なベース蓄積電荷の引抜き経路を有し、これに
よりＯＮからＯＦＦへの切換時間がそれぞれ大幅に短縮
されるようになっている。そしてこのことが、バッファ
回路１０の動作速度をさらに高めている。
さらに注目すべきことは、ボルテージフォロワ１４の第
１宵源端子ｐ１が出力ＯＵＴに接続されていることによ
り、その出力ＯＵＴに接続されている容量性負荷ＣＯの
放電電流が、出力段の他方のトランジスタＱ２に流れ込
むだけではなく、その第１の電源端子ｐ１からボルテー
ジフォロワ１４にも動作電流として流れ込むということ
である。つまり、“バッファ出力ＯＵＴの論理状態がＨ
”（高論理レベル）からＬ”（低論理レベル）に切換わ
る際に、負荷Ｃｏに充電され工いた電荷がトランジスタ
Ｑ２とボルテージフォロワ１４０２つによって放電され
るのである。これにより、容量性負荷Ｃｏに対する駆動
力、特にその立下り時における駆動力が大幅に強化され
るようになる。またＣＭＯＳインバータ１２とボルテー
ジフォロワ１４０入力インピーダンスが高いため入力側
からみた入力インピーダンスが高いという効果も得られ
る。
またボルテージフォロワ１４の第１電源端子ｐ１が電源
Ｖ。。ではなく出力段トランジスタＱ２のコレクタ（出
力端子０ＵＴ）Ｋ接続されており、トランジスタＱ２の
ベース電位はそのコレクタ電位より高くならないため、
トランジスタＱ２が飽和しないという効果も得られる。
〔実施例２〕 第６図は第５図に示したバッファ回路］０をさらに具体
化した実施例を示す。
同図に示すバッファ回路１０では、ｐチャンネルＭＯ８
ｔ界効果トランジスタＭ１とｎチャンネルＭＯ８電界効
果トランジスタＭ２とによって前記ＣＭＯＳインバータ
１２が構成されている。また、ｎチャンネルＭ０８＠、
弁効果トランジスタＭ３と抵抗Ｒ２とによるソースフォ
ロワによってボルテージフォロワ１４が構成されている
。
この実施例では、ＣＭＯＳインバータ１２Ｙなす２つの
Ｍ　Ｏ８％：界効果トランジスタＭ１．Ｍ２の間に抵抗
Ｒ１が直列に挿入されている。この抵抗Ｒ１の一端（ｐ
チャンネルＭＯ８電界効果トランジスタＭ１のソース側
）は出力段の一万のバイポーラトランジスタＱ１のベー
スに、その他端（ｎチャンネルＭＯＳ電界効果トランジ
スタＭ２のドレイン仰１）はバッファ出力ＱＵＴにそれ
ぞれ接続されている。この場合、抵抗Ｒ１は、バイポー
ラトランジスタＱｌのベース入力電圧が確保され、かつ
トランジスタＱ１のベース蓄積電荷の引抜きに支障のな
いような値に設定される。
この実施例では、バッファ出力ＯＵＴがインバータ１２
のｎチャンネルＭＯ８電界効果トランジスタＭ２のドレ
インにも接続されている。これにより、出力ＯＵＴがＨ
″から”Ｌ″に切換わる際に、容量性負荷Ｃｏに充電さ
れていた電荷は、出力段の他方のバイポーラトランジス
タＱ２．　ボルテージ７オロワ１４および上記ｎチャン
ネル間Ｏ８電界効果トランジスタＭ２の３個所を通って
一気に放電されるようになる。この結果、容量性負荷Ｃ
Ｏに対する駆動力、特にその立下り時における駆動力は
さらに大幅に強化されるようになる。
また抵抗Ｒ２に生ずる電圧降下を無視でき、入力スレッ
シュホールド電圧は、ＭＯ８電界効果トランジスタＭｌ
、Ｍ２のＷ／Ｉ、によって高精度に設定できる。また、
本発明の回路では、容量性負荷Ｃｏの充電が完了すると
トランジスタＱ１．Ｍｌ。
Ｍ２はオフとなり回路の消費電力が零となる。またＣＯ
に蓄えられた電荷を放電するとボルテージフォロワとト
ランジスタＱ２がオフし消費電力が零となる。このよう
に極めて低消費電力であることも大きな効果である。
〔実施例３〕 第７図は第５図に示した入力バッファ回路をさらに具体
化した第２の実施例を示す。
この実施例では、第６図の実施例と異なり、抵抗Ｒ１が
ＣＭＯＳインバータ１２内部に介入していないので、入
力ＩＮ側のしきい値を正確に決めやすい。
すなわち、この実施例では、抵抗Ｒ１が出力段の一万の
バイポーラトランジスタＱｌのベースとエミッタ間に接
続されている。この抵抗Ｒ１はトランジスタＱ１のリー
ク電流をバイパスするためのものである。
なお、第６図および第７図の実施例において、ＭＯ８電
界効果トランジスタＭ３のソース抵抗Ｒ２および抵抗Ｒ
１にはリニア抵抗でなくＭＯ８電界効果トランジスタに
よる非線型抵抗ヶ用いることができる。
〔実施例４〕 第８図は第５図に示した入力バッファ回路をさらに具体
化した第３の実施例を示す。
この実施例では、バッファ増幅回路１４をなすソースフ
ォロワの負荷抵抗としてｎチャンネルＭＯ８電界効果ト
ランジスタＭ４を使用している。
また、入力バッファ出力ＯＵＴとバッファ増幅回路１４
の第１電源端子ｐ１とをダイオードＤ１を介して接続し
ている。
ｎチャンネルＭＯ８電界効果トランジスタＭ４は出力Ｏ
ＵＴによって制御され、一種の可変抵抗として動作する
０ ｎｐｎｈランジスタＱ１がオフすることに、Ｊ：り出力
がハイレベルからローレベルへと変化する場合を考える
と、入力がローレベルから／％イレベルに変化した後し
ばらくは電界効果トランジスタＭ４がオンしているため
、出力トランジスタＱ２がすぐにオンせず、トランジス
タＱ１とＱ２とが、同時オンする時間が少なくなり貫通
電流をさらに小さくできるという効果が得られる。
〔実施例５〕 第９図は第５図に示したバッファ回路をさらに具体化し
た第４の実施例を示す。
この実施例では、ショットキーバリヤ・ダイオード付バ
イポーラトランジスタＱ３によるエミッタフォロワによ
ってボルテージフォロワ１４を構成している。この場合
、エミッタフォロワの負荷抵抗にはｎチャンネルＭＯ８
電界効果トランジスタＭ４を用いている。この場合、実
施例４と同様の効果が得られる。
〔実施例６〕 第１０図は第５図に示したバッファ回路をさらに具体化
した第５の実施例を示す。
この実施例では、前述した入力バッファ回路１０の入力
側に、エミッタフォロワバイポーラｐｎｐ）ランジスタ
ＱＯと抵抗Ｒ４とダイオードＤ２の経路を設け、上記バ
イポーラトランジスタＱｏのベースより入力信号を印加
するようになっている。これにより、高速動作が可能で
、しかもバッファ回路１０内部のＣＭＯ８素子のゲート
が入力に直接接続されないので静電破壊に強いという効
果が得られる。
またダイオードＤ２を介在させることにより、一定電流
を流すための抵抗Ｒ４の抵抗値を小さくし、ＣＭＯＳイ
ンバータ１２のゲート容量と上記抵抗Ｒ４とで決まる時
゛定数を小さくでき、信号伝達スピードを向上できる。
［実施例７］ 第１１図は第１０図に示したバッファ回路をさらに具体
化した第６の実施例を示す。
この実施例では、第１０図の実施例と同様に、入力バッ
ファ回路１０の入力側に、エミッタフォｏｒ７パイボー
ラｐｎｐ）ランジスタＱｏと抵抗Ｒ４が介在させられて
いるが、さらに、そのトランジスタＱＯのベース入力Ｉ
Ｎ側に入力電圧クランプ用のショットキーバリヤ・ダイ
オードＤ３が接続されている。また、この実施例では、
ボルテージフォロワ１４をなすソースフォロワの出力側
から上記エミッタフォロワの入力ＩＮ＠に向けてシロノ
ドキーバリヤ・ダイオードＤ４を接続することにより、
出力段の他方のバイポーラトランジスタＱ２のベース蓄
積電荷を該ダイオードＤ４’Ｙ通してさらに高速に引抜
くことができるようになる。
〔実施例８〕 第１２図は第５図に示したバッファ回路をさらに具体化
した第７の実施例を示す。
この実施例では、ボルテージフォロワ１４をなすソース
フォロワが、２つの直列接続されたｎチャンネルＭＯ８
電界効果トランジスタＭ３Ａ。
Ｍ２Ｒによって構成されている。これは、ソースフォロ
ワを構成する第１のＭＯ８電界効果トランジスタＭ３Ａ
のソースに第２のＭＯ８電界効果トランジスタＭ３Ｂｔ
Ｌ：直列に挿入したものとみることができる。これによ
り、第１のＭＯ８電界効果トランジスタＭ３Ａのソース
電位が、第２のＭＯ８電界効果トランジスタＭ３Ｂのド
レイン・ソース間電圧と基板効果とによって高められる
ようになる。このことは、ボルテージフォロワ１４０入
力しきい値の設定を行ないやすくする。
〔実施例９〕 第１３図は第７図に示した形のバッファ回路１０を応用
したＷＪ８実施例を示す。
この実施例では、入力段のＣＭＯＳインバータ１２およ
びボルテージフォロワ１４をそれぞれ直列あるいは並列
に接続された複数組のＭＯ８電界効果トランジスタＭＩ
Ａ、ＭＩＢ、Ｍ２Ａ、Ｍ２ＲおよびＭ３Ａ、Ｍ２Ｒで構
成することにより、バッファ回路１０にＮＡＮＤ型の論
理回路としての機能をもたせている。ＩＮＡ、ＩＮＢは
そノ論理入力を示す。
〔実施例１０〕 第１４図は第７図に示した形のバッファ回路１０ｆｔ応
用した第９実施例を示す。
この実施例では、複数組のＭＯ８電界効果トランジスタ
ＭＩＡ、ＭＩＢ、Ｍ２Ａ、Ｍ２ＲおよびＭ３Ａ、Ｍ２Ｒ
により、バッファ回路１０にＮＯＲ型の論理回路として
の機能をもたせている。
第１３図および第１４図に示したように、この発明によ
るバッファ回路１０は、要丁れば論理機能をもたせるこ
ともできる。
〔効果〕
（１）相補的に導通駆動される１対のバイポーラトラン
ジスタからなる出力段によって容量性負荷の駆動が可能
なバッファ回路であって、上記出力段の−１のバイポー
ラトランジスタをＣＭＯＳインバータの反転出力によっ
て駆動するとともに、その他方のバイポーラトランジス
タをボルテージ７オロワの低インピーダンス出力によっ
て非反転駆動するようになし、さらに、上記ボルテージ
フォロワの動作電源を上記容量性負荷が接続されるバッ
ファ出力から与えるようにしたことにより、貫通電流の
少ない回路構成でもって、例えば多数のＣＭＯ８論理回
路のごとき容量性負荷を高速駆動するのに必要な高速動
作特性とを併せて備えるバッファ回路が得られる、とい
う効果が得られる。
（２）また、出力段’４ｎｐｎ型のバイポーラトランジ
スタで構成することができ、これにより特に半導体集積
回路化した場合の動作速度および負荷容量への電流駆動
能力を向上させ本ことができる、という効果が得られる
。
（３）さらに、出力段のバイポーラトランジスタのベー
ス蓄積電荷引抜き効果と該トランジスタの駆動能率とを
両立させることができ、これにより駆動能率と高速動作
特性とン両立して得ることができる、という効果が得ら
れる。
（４）上記出力段の−１のバイポーラトランジスタを入
力信号に対して反転駆動するＣＭＯＳインバータと、上
記出力段の他方のバイポーラトランジスタを入力信号に
対して非反転駆動するボルテージフォロワとを設けると
ともに、上記ボルテージフォロワの動作電源を上記容量
性負荷が接続されるバッファ出力から与えるようにし、
さらに上記ＣＭＯＳインバータの出力を上記バッファ出
力に接続することＫより、出力が′Ｈ”からＬ”に切換
わる際に、容量性負荷に充電されていた電荷を、出力段
の他方のバイポーラトランジスタ、ボルテージフォロワ
およびＣＭＯＳインバータの３個所を通して一気に放電
させることができ、これにより、容量性負荷に対する駆
動力、特にその豆下り時における駆動力をさらに大幅に
強化することができるようになる、という効果が得られ
る。
（６）　ＣＭ　ＯＳインバータ１２とボルテージフォロ
ワ（バッファ増幅器）１４０入カインピーダンスが高い
ため、入力ＩＮからみた入力インピーダンスを高くする
ことができる。
（７）容量負荷Ｃの充電又は放電が完了すると全バイポ
ーラトランジスタ及び全ＭＯ８電界効果トランジスタは
オフし、直流電流が流れないため、消費電力が零となる
。このため全体の消費電力が極めて小さいという効果が
得られる。
（８）ボルテージフォロワ１４が出力トランジスタＱ２
のコレクタに接続されているため、トランジスタＱ２が
飽和しないという効果が得られる。
（９）上記出力段の−１のバイポーラトランジスタを入
力信号に対して反転駆動するＣＭＯＳインバータと、上
記出力段の他方のバイポーラトランをジスタを入力信号
に対して非反転駆動するポルチー、・ンフナロワシンｐ
けムン〉叡Ｗ−ト貧己ボルテージフォロワの動作電源を
上記容量性負荷が接続されるバッファ出力から与えるよ
うにし、さらに上記ＣＭＯＳインバータおよび上記ボル
テージフォロワｔそれぞれ直列あるいは並列に接続され
た複数の能動素子で構成することにより、バッファ回路
に論理機能をもたせることができるようになる、という
効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
〔利用分野〕
以上の説明では王として本発明者によってなされた発明
をその背景となった利用分野であるＢｉ−ＣＭＯ８ｆｆ
ｉゲートアレイにおける入力バッファ回路技術に適用し
た場合について説明したが、それに限定されるものでは
なく、例えば、出力バッファ回路技術などにも適用でき
る。少なくとも容量性負荷を高速駆動する条件のものに
は適用できる。
【図面の簡単な説明】
第１図は本発明前に検討されたバイポーラトランジスタ
とＮｏ８ｔ界効果トランジスタとを組み合せた回路の一
例を示す図、 第２図は本発明前に検討された、バイポーラトランジス
タとＭＯ８’を界効果トランジスタとを組合せた回路の
別の例欠示す図、 第３図は本発明前に検討されたバイポーラトランジスタ
とＮｏ８ｔ界効果トランジスタとを組合せた回路のさら
に別の例！示す図、 第４図はこの発明に先立って本出願人によって検討され
たバイポーラトランジスタとＮｏ５ｔ界効果トランジス
タとを組合せた回路を示す図、第５図はこの発明による
バッファ回路（スイッチング回路）の基本的な実施例を
示す図、第６図はこの発明によるバッファ回路の第２実
施例を示す図、 第７図はこの発明によるバッファ回路の第３実施例を示
す図、 第８図はこの発明によるバッファ回路の第４実施例な示
す図、 第９図はこの発明によるバッファ回路の第５実施例を示
す図、 第１０図はこの発明によるバッファ回路の第６実施例を
示す図、 第１１図はこの発明によるバッファ回路の第７実施例！
示す図、 第１２図はこの発明によるバッファ回路の第８実施例を
示す図、 第１３図はこの発明によるバッファ回路の第９実施例を
示す図、 第１４図はこの発明によるバッファ回路の第」０実施例
を示す図である。 １０・・・バッファ回路、１２・・・ＣＭＯＳインバー
タ、１４・・・電圧追従型電流増幅回路、ｐｉ、ｐ２・
・・第１．第２電源端子、ＩＮ・・・バッファ入力、Ｏ
ＵＴ・・・バッファ出力、Ｃｏ・・・容量性負荷〇第　
１　図 第　２　図　第　３　図 第　４　図 第　５　図 第６図 １ 第　７　図 第　８　図 第　９　図 第１０図 ｃ 第１２図

Claims (1)

  1. 【特許請求の範囲】 １、相補的に導通駆動される１対のバイポーラトランジ
    スタからなる出力段によって容量性負荷を駆動するよう
    に構成されたスイッチング回路であって、上記出力段の
    一万のバイポーラトランジスタをＣＭＯＳインバータの
    反転出力によって駆動するとともに、その他方のバイポ
    ーラトランジスタをボルテージフォロワの出力によって
    駆動するようになし、さらに、上記ボルテージフォロワ
    の動作電源を上記容量性負荷が接続されるスイッチング
    出力から与えられるようにしたことを特徴とするスイッ
    チング回路。 ２、上記ボルテージフォロワがソースフォロワによって
    構成されていることを特徴とする特許請求の範囲第１項
    記載のスイッチング回路。 ３、上記ボルテージフォロワがエミッタフォロワによっ
    て構成されていることを特徴とする特許請回路。
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