JPH01185022A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、バイポーラ・ＣＭＯＳ複合論理回路を基本構成とす
るマイクロコンピュータ等に利用して特に有効な技術に
関するものである。

〔従来の技術〕

０ＭＯ３（相補型ＭＯＳ　Ｆ　ＥＴ）とトーテムポール
接続される一対の出力バイポーラトランジスタとを含む
バイポーラ・ＣＭＯＳ複合論理回路がある。また、この
ようなバイポーラ・ＣＭＯＳ複合論理回路を基本構成と
するマイクロコンピュータがある。

上記マイクロコンピュータ等において、バイポーラ・Ｃ
ＭＯＳ複合論理回路の出力信号のノ＼イレベル及びロウ
レベルは、トーテムポール接続される出力バイポーラト
ランジスタのベース・エミッタ電圧分だけシフトされ、
その信号振幅が圧縮される。このため、後段の論理回路
は、その動作マージンが縮小されるとともに、ファンア
ウト等において種々の設計制約を受ける。

これに対処するため、第４図に示されるようなバイポー
ラ・ＣＭＯＳ駆動回路が提案されてＧする。

同図において、バイポーラ・ＣＭＯＳインツイータ回路
ＢＮ４の出力信号は、そのままノイイボーラ・ＣＭＯＳ
駆動回路の出力信号１）ｏｕｔとして出力されるととも
に、直列形態とされるＣＭＯＳインバータ回路Ｎ３及び
Ｎ４によってレベル補正される。これにより、バイポー
ラ・ＣＭＯＳ駆動回路の出力信号は、回路の電源電圧を
ノ＼イレベルとし回路の接地電位をロウレベルとするフ
ルスイングの信号とされる。

このような全振幅型のバイポーラ・ＣＭＯＳｗＩＡ動回
路については、例えば、特開昭６０−２２３９４号に記
載されている。

〔発明が解決しようとする課題〕

上記に記載されるような全振幅型のバイポーラ・ＣＭＯ
Ｓ駆動回路は、さらに次のような問題点を持つことが、
本願発明者等によって明らかとなった。すなわち、第４
図において、バイポーラ・ＣＭＯＳ駆動回路の出力端子
すなわちバイポーラ・ＣＭＯＳインバータ回路ＢＮ４の
出力端子は、ＣＭＯＳインバータ回路Ｎ４の出力端子に
共通結合される。また、上記ＣＭＯＳインバータ回路Ｎ
４の出力信号は、第５図に点線で示されるように、バイ
ポーラ・ＣＭＯＳインバータ回路ＢＮ４の出力信号が反
転してからＣＭＯＳインバータ回路Ｎ３及びＮ４の伝達
遅延時間分だけ遅れて反転される。このため、上記ＣＭ
ＯＳインバータ回路の伝達遅延時間に相当する期間にお
いて、バイポーラ・ＣＭＯＳインバータ回路ＢＮ４の出
力バイポーラトランジスタとＣＭＯＳインバータ回路Ｎ
４の出力ＭＯ３ＦＥＴを介して、貫通電流１ｐが流れて
しまう、このことは、上記のようなバイポーラ・ＣＭＯ
ＳＨＡ動回路を含むマイクロコンピュータ等のピーク電
流を増大させ、その低消費電力化を妨げる一因となる。

この発明の目的は、貫通電流を防止した全振幅型のバイ
ポーラ・ＣＭＯＳ駆動回路を提供することにある。この
発明の他の目的は、バイポーラ・ＣＭＯＳ駆動回路を含
むマイクロコンピュータ等のピーク電流を削減し、その
低消費電力化を推進することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、バイポーラ・ＣＭＯＳ駆動回路において、ト
ーテムポール形態の出力バイポーラトランジスタを含む
バイポーラ・ＣＭＯＳｆｆ１合論理回路の小論理回路と
回路の電源電圧及び接地電位との間に、Ｐチャンネル型
の第１の出力ＭＯＳ　Ｆ　ＥＴ及びＮチャンネル型の第
２の出力ＭＯ３ＦＥＴをそれぞれ設け、上記出力ノード
と第１の出力ＭＯ３ＦＥＴのゲートとの間にその論理ス
レッシホルドレベルが比較的高くされる第１のインバー
タ回路を設け、また上記出力ノードと第２の出力ＭＯＳ
ＦＥＴのゲートとの間にその論理スレソシホルドレベル
が比較的低くされる第２のインバータ回路を設けるもの
である。

〔作　　用〕

上記した手段によれば、入力信号の反転時、レベル補正
用の上記第１及び第２の出力ＭＯ５ＦＥＴを、出力信号
のレベル反転に大きく遅れることなく比較的早い時点で
オフ状態とできるため、これらの出力ＭＯＳＦＥＴ及び
上記バイポーラ・ＣＭＯＳ複合論理回路の出力バイポー
ラトランジスタを介して貫通電流が流される期間を縮小
できる。

これにより、バイポーラ・０ＭＯ３７２に動画路を含む
マイクロコンビエータ等のピーク電流を削減し、その低
消費電力化を図ることができる。

〔実施例〕

第１図には、この発明が適用されたバイポーラ・ＣＭＯ
Ｓ駆動回路の一実施例の回路図が示されている。この実
施例のバイポーラ・ＣＭＯＳ駆動回路は、特に制限され
ないが、バイポーラ・ＣＭＯ８複合論理回路を基本構成
とするマイクロコンピュータの複数のブロックに、それ
ぞれ１個又は複数個ずつ含まれる。第１図のバイポーラ
・ＣＭｏ５′ｍ動回路を構成する各回路素子は、マイク
ロコンピュータを構成する他の回路素子とともに、特に
制限されないが、単結晶シリコンのような１個の半導体
基板上に形成される。なお、以下の図において、チャン
ネル（バックゲート）部に矢印が付加されるＭＯＳＦＥ
ＴはＰチャンネル型であり、矢印の付加されないＮチャ
ンネルＭＯ５ＦＥＴと区別して表示される。また、図示
されるバイポーラトランジスタは、すべてＮＰＮ型トラ
ンジスタである。

第１図において、バイポーラ・ＣＭＯＳ駆動回路は、特
に制限されないが、バイポーラ・ＣＭＯＳインバータ回
路ＢＮＩ　　（バイポーラ・ＣＭＯＳ複合論理回路）を
基本構成とする。

バイポーラ・ＣＭＯＳインバータ回路ＢＮＩは、回路の
電源電圧Ｖｃｃ（第１の電源電圧）及び接地電位（第２
の電源電圧）との間にトーテムポール形態に設けられる
バイポーラ型の出力トランジスタＴ１及びＴ２を含む、
出力トランジスタＴ１のベースとバイポーラ・ＣＭＯＳ
インバータ回路の入力端子ｌとの間には、Ｐチャンネル
ＭＯ５ＦＥＴＱ４及びＮチャンネルＭＯ３ＦＥＴＱ１４
からなるＣＭＯＳインバータ回路が設けられる。出力ト
ランジスタＴ１のエミッタすなわち出力トランジスタＴ
２のコレクタと出力トランジスタＴ２のベースとの間に
は、そのゲートが上記入力端子１に共通結合されるＮチ
ャンネルＭＯ５ＦＥＴＱＩ５が設けられる。また、出力
トランジスタＴ２のベースと回路の接地電位との間には
、そのゲートが上記出力トランジスタ゛ｒ１のベースに
共通結合されるＮチャンネルＭＯ３ＦＥＴＱ１６が設け
られる。出力トランジスタＴ１のエミッタすなわち出力
トランジスタＴ２のコレクタは、このバイポーラ・ＣＭ
ＯＳインバータ回路ＢＮＩの出力端子０　（出力ノード
）とされる。

バイポーラ・ＣＭＯＳインパーク回路ＢＮＩの入力端子
ｉには、マイクロコンピュータの図示されない他のブロ
ックから、入力信号Ｄｉｎが供給される。また、バイポ
ーラ・ＣＭＯＳインバータ回路ＢＮＩの出力信号は、こ
のバイポーラ・ＣＭＯＳ駆動回路の出力信号ＤｏｕＬと
して、マイクロコンビエータの図示されない他のブロッ
クに供給される。

バイポーラ・ＣＭＯＳ駆動回路の出力端子すなわちバイ
ポーラ・ＣＭＯＳインバータ回路ＢＮＩの出力端子Ｏと
回路の電源電圧Ｖｃｃとの間には、Ｐチャンネル型の出
力ＭＯ３ＦＥＴＱＩ　　（第１のＭＯＳＦＥＴ）が設け
られる。上記バイポーラ・ＣＭＯＳインバータ回路ＢＮ
Ｉの出力端子Ｏと上記出力ＭＯ３ＦＥＴＱＩのゲートと
の間には、特に制限されないが、ＰチャンネルＭＯ３Ｆ
ＥＴＱ２及びＮチャンネルＭＯ３ＦＩＥＴＱＩ　２から
なる　　　　〜ＣＭＯＳインバータ回路Ｎｌ（第１のイ
ンバータ回路）−が設けられる。ＣＭＯＳインバータ回
路Ｎｌは、特に制限されないが、ＭＯ３ＦＥＴＱ２がＭ
Ｏ５ＦＥＴＱＩ　２よりも大きなコンダクタンスを持つ
ように設計されることで、比較的高い論理スレッシホル
ドレベルを持つようにされる。

同様に、バイポーラ・ＣＭＯＳ駆動回路の出力端子すな
わちバイポーラ・ＣＭＯＳインバータ回路ＢＮＩの出力
端子Ｏと回路の接地電位との間には、Ｎチャンネル型の
出力ＭＯ３ＦＥＴＱＩ　１　（第２のＭＯＳＦＥＴ）が
設けられる。上記バイポーラ・ＣＭＯＳインバータ回ｖ
！ＩＢＮ１の出力端子ｏ　色出力ｈｔｏ　Ｓ　Ｆ　ＥＴ
Ｑ　１１のゲートとの間には、特に制限されないが、Ｐ
チャンネルＭＯ３ＦＥＴＱ３及びＮチャンネルＭＯ３Ｆ
ＥＴＱ１３からなるもう一つのＣＭＯＳインバータ回＠
Ｎ２（第２のインバータ回路）が設けられる。このＣＭ
ＯＳインバータ回路Ｎ２は、粋に＄ＩＩ限されないが、
ＭＯ３ＦＥＴＱ３がＭＯ３ＦＥＴＱ１３よりも小さなコ
ンダクタンスを持つように設計されることで、比較的低
い論理スレッシホルドレベルを持つようにされる。

第２図には、第１図のバイポーラ・ＣＭＯＳ駆動回路の
一実施例の波形図が示されている。同図により、この実
施例のバイポーラ・ＣＭＯＳＨＡ動回路の動作の概要を
説明する。

マイクロコンビニーりの図示されない他のブロックから
供給される入力信号Ｄｉｎがロウレベルとされるとき、
バイポーラ・ＣＭＯＳインバータ回路ＢＮＩの出力トラ
ンジスタＴ１のベースはハイレベルとなり、出力トラン
ジスタＴ１はオン状態となる。また、入力硝子１がロウ
レベルとされることでＭＯ３ＦＥＴＱＩ　５がオフ状態
となり、出力トランジスタＴＩのベースがハイレベルと
されることでＭＯ３ＦＥＴＱＩ　６がオン状態となる。

これににす、トランジスタＴ２は、そのベース電流が切
断されまたそのベース容量がＭＯ３ＦＥＴＱ１６を介し
てディスチャージされるため、カットオフ状態となる。

したがって、バイポーラ・ＣＭＯＳインバータ回路ＢＮ
Ｉの出力信号すなわちバイポーラ・ＣＭＯ’Ｊ動回路の
出回路号１）ｏｕｔは、出力トランジスタＴ１を介して
電源電圧ＶＣＣが供給されることによってハイレベルと
なる。

この出力信号ＤｏｕｔのハイレベルＶＨは、出力トラン
ジスタＴ１のベース電位がほぼ電源電圧Ｖｃｃとされる
ことから、出力トランジスタＴ１のベース・エミッタ電
圧ＶＥＥＩ分だけ低くされ、ＶＨ”ＶＣＣ−ＶＢＥＩ となる。

ところで、出力信号Ｄｏｕｔが上記のようなハイレベル
ＶＨとされることで、ＣＭＯＳインバータ回路Ｎ１及び
Ｎ２の出力信号ｎ１は、ともに回路の接地電位のような
ロウレベルとなる。したがって、出力ＭＯ３ＦＥＴＱＩ
がオン状態となり、出力Ｍ　ＯＳ　ＦＩＥ　Ｔ　Ｑ　１
１はオフ状態となる。このため、バイポーラ・ＣＭＯＳ
駆動回路の出力信号１）ｏｕＬは、さらにほぼ回路の電
源電圧Ｖｃｃに等しいハイレベルに押し上げられる。

入力（Ｎ号Ｄｉｎがロウレベルからハイレベルに変化さ
れると、出力トランジスタＴＩのベースは０　＋”ルベ
ルとなり、出力トランジスタＴ１はカットオフ状態とな
る。また、入力信ｑＤｉｎがハイレベルとされることで
ＭＯ３ＦＥＴＱ１５がオン状態となり、出力トランジス
タＴ１のベースがロウレベルとされることでＭＯ３ｌ’
ＥＴＱ１６がオフ状態となる。したがって、出力トラン
ジスタＴ２は、出力信号Ｄｏｕｔがロウレベルに達する
までの間Ｍｏ　Ｓ　Ｆ　ＥＴＱ　１５を介してベース電
流が供給されるため、オン状態となる。これにより、出
力信号Ｄｏｕｔは、急速にロウレベルとなる。

この出力信号ＤｏｕｔのロウレベルｖＬは、出力トラン
ジスタＴ２のベース電位とほぼ等しくなることから、出
力トランジスタＴ２のベース・エミッタ電圧ｖ「２分だ
け高くされ、 ＶＬ”Ｖ＋ｑ＝ｚ となる。

ところで、出力信号ｐｏｕｔが、上記のような０　ウＬ
／　ヘルＶＬに変化づ°ることで、ＣＭ　ＯＳインパー
ク回路Ｎ１及びＮ２の出力信号ｎ１及びｎ２ば、七もに
回路の電源電圧ｖｃｃのようなハ・Ｃレベルとなる。こ
のとき、ＣＭＯＳＭＯＳインバーＮｌは、前述のように
、その論理スレフシホルトレベルＶＬＩが比較的高くさ
れろため、その出力信号は比較的早い時点でハ・イレベ
ルに変化する。また、ＣＭ　Ｏ３４ンバ一タ回路Ｎ２は
、前述のように、その論理スレソシホルドレベルＶＬ２
が比較的低くされるため、その出力信号は比較的遅い時
点でハイレベルに変化する。したがって、出力ＭＯ５Ｆ
ＥＴＱＩは、上記出力信号１）ｏｕｔのレベル反転に大
きく遅れることなくオフ状態となる。

このため、出力信号Ｄｏｕｔがロウレベルに変化してか
ら出力ＭＯ３ＦＥＴＱＩがオフ状態となるまでの間、す
なわち貫通電流１ｐが流される期間は、第４図に示され
る従来のバイポーラ・ＣＭＯＳ駆動回路に比較して縮小
される。

次に、入力信号Ｄｉｎがハイレベルからロウレベルに戻
されると、前述のように、出力トランジスタＴ１のベー
スがハイレベルとなり、出力トランジスタＴ１はオン状
態となる。また、入力信号Ｄｉｎがロウレベルとされる
ことでＭＯＳ　Ｆ　ＥＴＱ１５はオフ状態となり、出力
トランジスタＴｌのベースがハイレベルとされることで
ＭＯ３ＦＥＴＱ１６がオン状態となる。このため、出力
トランジスタＴ２は、カットオフ状態となる。これによ
り、出力信号Ｄｏｕｔは、急速に９．上述のようなハイ
レベルＶＨとされる。

出力信号Ｄｏｕｔが、上述のようなハイレベルＶ）Ｉに
変化することで、、ＣＭＯＳインバータ回路Ｎ１及びＮ
２の出力信号ｎ１及びｎ２は、ともに回路の接地電位の
ようなハイレベルに変化する。

このとき、ＣＭＯＳインバータ回路Ｎ２は、前述のよう
に、その論理スレッシホルドレベルＶＬ２が比較的低く
されるため、その出力信号は比較的早い時点でロウレベ
ルに変化する。また、ＣＭＯＳインバータ回路Ｎｌは、
前述のように、その論理スレッシホルドレベルＶＬＩが
比較的高くされるため、その出力信号は比較的遅い時点
でロウレベルに変化する。したがって、出力ＭＯ３ＦＥ
ＴＱ°１１は、上記出力信号Ｄｏｕｔのレベル反転に大
きく遅れることなくオフ状態となる。このため、出力信
号Ｄｏｕｔがハイレベルに変化してから出力ＭＯ３ＦＥ
ＴＱＩ　１がオフ状態となるまでの間、すなわち貫通電
流１ｐが流される期間は、第４図に示される従来のバイ
ポーラ・ＣＭＯＳ駆動回路に比較して縮小される。

以上のように、この実施例のバイポーラ・ＣＭＯＳ駆動
回路は、入力信号Ｄｉｎを受けるバイポーラ・ＣＭＯＳ
インバータ回路ＢＮＩのようなバイポーラ・ＣＭＯＳ複
合論理回路を基本構成とする。このバイポーラ・ＣＭＯ
Ｓインバータ回路ＢＮ１の出力端子と回路の電源電圧Ｖ
ｃｃ及び接地電位との間には、Ｐチャンネル型の第１の
出力Ｍ０ＳＦＥＴＱＩ及びＮチャンネル型の第２の出力
ＭＯ３ＦＥＴＱＩ　１がそれぞれ設けられる。さらに、
バイポーラ・ＣＭＯＳインバータ回路ＢＮＩの出力端子
と上記出力ＭＯ３ＦＥ’ｒＱ１のゲートとの間には、そ
の論理スレフシホルトレベルが比較的高くされる第１の
ＣＭＯＳインバータ回路Ｎ１が設けられ、またバイポー
ラ・ＣＭＯＳインバータ回路ＢＮＩの出力端子と上記出
力ＭＯ３ＦＥＴＱ１１のゲートとの間には、その論理ス
レッシホルドレベルが比較的低くされる第２のＣＭＯＳ
インイイータ回路Ｎ２が設けられる。したがって、入力
？＝号ｐｔｎがロウレベルからハイレベルに変化される
とき、出力ＭＯ５ＦＥＴＱＩは、出力信号Ｄｏｕｔのレ
ベル反転に大きく遅れることな（、早い時点でオフ状態
となる。また、入力信号Ｄｉｎがハイレベルからロウレ
ベルに変化されるとき、出力ＭＯ３ＦＥＴＱＩ　１は、
出力信号［）ｏｕｔのレベル反転に大きく遅れることな
く早い時点でオフ状態となる。このため、この実施例の
バイポーラ・ＣＭＯＳ駆動回路は、゛出力信号［）ｏｕ
ｔがロウレベルに反転されてから出力ＭＯ３ＦＥＴＱＩ
がオフ状態となるまでの期間、又は出力信号り。

ｕｔがハイレベルに反転されてから出力ＭＯ３ＦＥＴＱ
ＩＩがオフ状態となるまでの期間、言い換えるとバイポ
ーラ・ＣＭＯＳインバータ回路ＢＮ１の出力トランジス
タと上記出力ＭＯ３ＦＥＴＱ１又はＱｌｌを介して貫通
電流１ｐの流される期間が短縮される。これにより、こ
の実施例のバイポーラ・ＣＭＯＳ駆動回路を含むマイク
ロコンピュータのピーク電流が削減され゛、その低消費
電力化が推進されるものである。

以上の本実施例に示されるように、この発明をバイポー
ラ・ＣＭＯＳ複合論理回路を基本構成とするマイクロコ
ンピュータ等の半導体集積回路装置に含まれるバイポー
ラ・ＣＭＯＳ！ｌ動回路に適周回路ことで、次のような
効果が得られる。すなわち、 （１）トーテムポール形態の出力バイポーラトランジス
タを含むバイポーラ・ＣＭＯＳ複合論理回路の出力ノー
ドと回路の電源電圧及び接地電位との間に、Ｐチャンネ
ル型の第１の出力ＭＯＳ　Ｆ　ＥＴ及びＮチャンネル型
の第２の出力ＭＯＳ　Ｆ　ＥＴをそれぞれ設け、上記出
力ノードと第１の出力ＭＯ３ＦＥＴのゲートとの間にそ
の論理スレッシホルドレベルが比較的高くされる第１の
インバータ回路を設け、また上記出力ノードと第２の出
力ＭＯ３ＦＥＴのゲートとの間にその論理スレッシホル
ドレベルが比較的低くされる第２のインバータ回路を設
けることで、バイポーラ・ＣＭＯＳ駆動回路の出力信号
をフルスイングできるとともに、入力信号の反転時、レ
ベル補正用の上記第１及び第２の出力ＭＯＳＦＥＴを、
出力信号のレベル反転に大きく遅れることなく比較的早
い時点でオフ状態にでき、乙という効果が得られる。

（２）上記（１１項により、上記第１及び第２の出力Ｍ
Ｏ３ＦＥＴと上記バイポーラ・ＣＭＯＳ複合論理回路の
出力バイポーラトランジスタを介して貫通電流が流され
る期間を縮小できるという効果が得られる。

（３）上記（１）項及び（２１１：Ｊにより、バイポー
ラ・ＣＭＯ８駆動回路を含むマイクロコンピュータ等の
ピーク電流を削減し、その低消費電力化を図ることがで
きるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図の実施
例において、バイポーラ・ＣＭＯＳインバータ回路ＢＮ
Ｉは、ナントゲート回路やノアゲート回路等のような他
のバイポーラ・ＣＭＯＳ複合論理回路であってもよい。

また、第３図に示されるように、ＣＭＯＳインバータ回
路Ｎ１及びＮ２に代えて、バイポーラ・ＣＭＯＳインバ
ータ回路ＢＮＩと同様な構成とされるバイポーラ・ＣＭ
ＯＳインバータ回路ＢＮ２及びＢＮ３を設けることもよ
い、これらの実施例では、バイポーラ・ＣＭＯＳインバ
ータ回路ＢＮＩの出力ノードと回路の電源電圧Ｖｃｃ及
び接地電位との間に、それぞれ出力ＭＯ３ＦＥＴとイン
バータ回路を設けているが、バイポーラ・ＣＭＯＳ！’
２に動画路の１ｓｔ段に設けられる論理回路が出力信号
Ｄｏｕｔの一方のレベルにおいてのみ動作マージンが少
なくまた設計制約を受ける場合には、出力ノードと回路
の電源電圧Ｖｃｃ又は接地電位のいずれか一方に上記の
ような出力ＭＯ３ＦＥＴ及びインバータ回路を設けても
よい。第１図及び第３図の実施例において、回路の電源
電圧Ｖｃｃを回路の接地電位に置き換え同時に回路の接
地電位を負の電源電圧に置き換えることもできるし、電
源電圧の極性を入れ換えることでＭＯ３ＦＥ、Ｔの導電
型を置き換えることもできる。さらに、第１図に示され
るバイポーラ・ＣＭＯＳインバータ回路ＢＮＩの具体的
な構成は、種々の実施形態を採りうるちのである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タ等のバイポーラ・ＣＭＯＳ駆動回路に適用した場合に
ついて説明したが、それに限定されるものではなく、例
えば、ゲートアレイ４Ｊ積回路に搭載されるバイポーラ
・ＣＭＯＳ駆動回路やバイポーラ・ＣＭＯＳメモリ等の
各梗半導体記憶装置及び各種ディジタル処理装万等に含
まれる同様なバイポーラ・ＣＭＯＳ駆動回路にも適用で
きる０本発明は、少なくとも全振幅型のバイポーラ・Ｃ
ＭＯＳ駆動回路又はこのようなバイポーラ・ＣＭＯＳ駆
動回路を含む半導体築禎回路装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、バーＣポーラ・ＣＭＯＳＨＡ動回路にお
いて、トーテムポール形態の出力バイポーラトランジス
タを含むバイポーラ・ＣＭＯＳ複合論理回路の出力ノー
ドと回路の電源電圧及び接地電位との間に、Ｐチャンネ
ル型の第１の出力ＭＯ３ＦＥＴ及びＮチャンネル型の第
２の出力ＭＯＳ　Ｆ　ＥＴをそれぞれ設け、上記出力ノ
ードと第１及び第２の出力ＭＯ３ＦＥＴのゲートとの間
に、その論理スレフシホルトレベルが比較的高くされる
第１のインバータ回路及びその論理スレッジホルトレベ
ルが比較的低くされる第２のインバータ回路をそれぞれ
設けることで、バイポーラ・ＣＭＯＳ駆動回路の貫通電
流が流される期間を縮小できる。これにより、バイポー
ラ・ＣＭＯＳ駆動回路を含むマイクロコンピュータ等の
ピーク電流を削減し、その低消費電力化を図ることがで
きるものである。

【図面の簡単な説明】 第１図は、この発明が適用されたバイポーラ・ＣＭＯＳ
！！ｌ動回路の一実旋回路示す回路図、第２図は、第１
図のバイポーラ・ＣＭＯＳ駆動回路の一実施例を示す波
形図、 第３図は、この発明が適用されたバイポーラ・ＣＭＯＳ
駆動回路のもう一つの実施例を示す回路図、 第４図は、従来のバイポーラ・ＣＭＯＳ駆動回路の一例
を示す回路図、 第５図は、第４図のバイポーラ・ＣＭＯＳ駆動回路の波
形図である。 ＢＮＩ〜ＢＮ４・・・バイポーラ・ＣＭＯＳインバー７
回１’３、Ｎｌ〜Ｎ４・・・ＣＭＯＳインバータ回路。 Ｔ　１〜Ｔ４・・・Ｎ　Ｐ　Ｎ型バイポーラトランジス
タ、Ｑ１〜Ｑ４・・・ＰチャンネルＭＯ３ＦＥＴＳＱｌ
ｌ−ＱｌＧ・・・ＮチャンネルＭＯＳＦＥＴ。 第１図 第２２１ 第３ｒＩＡ 第４図 第５図 Ｉｐ　ｊ団−ヒ

Claims (1)

1. 【特許請求の範囲】 １、出力ノードと第１及び第２の電源電圧との間にそれ
   ぞれ設けられる一対の出力バイポーラトランジスタを含
   むバイポーラ・ＣＭＯＳ複合論理回路と、上記出力ノー
   ドと第１の電源電圧との間に設けられる第１導電型の第
   １のＭＯＳＦＥＴ及び／又は上記出力ノードと第２の電
   源電圧との間に設けられる第２導電型の第２のＭＯＳＦ
   ＥＴと、上記出力ノードと上記第１のＭＯＳＦＥＴのゲ
   ートとの間に設けられその論理スレッシホルドレベルが
   比較的高くされる第１のインバータ回路及び／又は上記
   出力ノードと上記第２のＭＯＳＦＥＴのゲートとの間に
   設けられその論理スレッシホルドレベルが比較的低くさ
   れる第２のインバータ回路とを含むバイポーラ・ＣＭＯ
   Ｓ駆動回路を具備することを特徴とする半導体集積回路
   装置。 ２、上記バイポーラ・ＣＭＯＳ複合論理回路は、バイポ
   ーラ・ＣＭＯＳインバータ回路であることを特徴とする
   特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記第１及び第２のインバータ回路は、ＣＭＯＳイ
   ンバータ回路であり、それぞれの上記論理スレッシホル
   ドレベルは、それぞれを構成する２個のＭＯＳＦＥＴが
   所定のコンダクタンス比を持つように設計することによ
   り設定されることを特徴とする特許請求の範囲第１項又
   は第２項記載の半導体集積回路装置。 ４、上記半導体集積回路装置は、マイクロコンピュータ
   であることを特徴とする特許請求の範囲第１項、第２項
   又は第３項記載の半導体集積回路装置。