JPS5911034A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS5911034A
JPS5911034A JP57119815A JP11981582A JPS5911034A JP S5911034 A JPS5911034 A JP S5911034A JP 57119815 A JP57119815 A JP 57119815A JP 11981582 A JP11981582 A JP 11981582A JP S5911034 A JPS5911034 A JP S5911034A
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隆生 笹山
Yoji Nishio
洋二 西尾
Shigeo Kuboki
茂雄 久保木
Masahiro Iwamura
将弘 岩村
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路装置に係り、特に、ＣＭ（、）
Ｓ　）ランジスタ及びバイポーラトランジスタからなる
高速で低消費電力の半導体集積回路装置に関する。
従来のＣＭＯ８＋・ランジスタのみを使用した論理回路
を第１図に示す。ここでは２人力ＮＡＮＤについ−Ｃ示
す。
この２人力Ｎ　Ａ、Ｎ　Ｉ）回路は２つの並列接続され
たＰＭＯ８）ラノンスタ２００．ｊ０１と２つの直列匿
続されたＮＭＯＳ）ランジスタ２０２，２０３とから構
成される。人力２０４と２０５が共に１１″レベルであ
るとＮＭＯＳ）ランジスタ２０２，２０３がオン状態に
なり、ＰＭＯＳトランジスタ２００゜２０１はオフ状態
になる。したがって出力２０６は′０”レベルとなる。
人力２０４あるいは２０５のどちらか一方が１０”レベ
ルであるとＰＭＯ８トランジスタ２０１あるいは２００
のどちらか一方がオン状態になり、ＮＭＯＳトランジス
タ２０２あるいは２０３のどちらか一方がオフ状態にな
る。
したがって出力２０６は′″１″１″レベル。この動作
で判るように人力レベルが“１″か１０”レベルに決ま
ると電源２０７から接地までに導電パスを作ることはな
い。故にＣＭＯ８回路は低消費電力という特長を有して
いる。しかしＭＯＳ　）ランジスタの伝達コンダクタン
スがバイポーラトランジスタに比して小さいため、９荷
容量が大きいとその充放電に時間がかかυ、スピードが
遅くなる欠点があった。
第２図は従来のバイポーラトランジスタのみによる２人
力ＮＡＮＤ回路を示す。
この２人力ＮＡＮＤ回路はマルチエミッタのＮＰＮトラ
ンンスタ（以後ＮＰＮと略す１３００．ＮＰＮ：（０１
、３０２３０３、ダイオード３０４、それに抵抗３０５
，３０６，３０７，３０８から構５９、−ａれる。人力
３０９，３１０が共に“１ルベルの時、ＮＰＮ３００の
ベース、エミッタ接合は逆バイアスされるので、抵抗３
０５に流れるベースＦｌ（、流はＮＰＮ３０１のベース
電流となる。したがってＮＰＮ３０１はオンとなり、抵
抗３０７の非接地ｌ１１ｊ端子′市位が上デ↑しＮＰＮ
３０３はオンとなるので出力３１１は′″００ルベルる
。なお、この時、抵抗３０６の電源３１２と反対側の端
子用１位が低下するのでＮＰＮ３０２はオフとなる。
−狐　人７Ｊ３０９，３１０のうちどちらかが″０＃レ
ベルの時はＮＰＮ３００のベース、エミッタ接合に順バ
イアスされ、抵抗３０５を流れるベース…、流は大部分
人力３０９または３１０に流れ込むのでＮＰＮ３００は
飽和状聾となる。したがってＮＰＮ３０１のベースへは
人力３０９または３１０の″Ｏ″レベルがほぼそのまま
伝達され、ＮＰＮ３０１はオフとなるので、Ｎ１）Ｎ３
０３がオフとなる。一方抵抗３０６のＭｔａ３１２と反
対側の端子の可５位が上昇するのでＮＰＮ３０２がオン
になり、ＮＰＮ３０２のエミッタｉ（流が負荷を充電し
、出力３１１は′″１”レベルとなる。
この様なバイポーラトランジスタ回路では、大きな電流
を低インピーダンス回路に流し込んだり、流し出しだり
するので消＊電力が大きい欠点がある。集積度に関して
もバイポーラトランジスタ回路は（Ｊ４０８回路に比べ
てかなり劣る。一方、スピードは高い伝達コンダクタン
スｔｇ性のため速いという特徴を有している。
以上述べてきた０Ｍ０８回路、バイポーラ回路の欠点を
補うために、第３図に示すようなインバータ回路が知ら
れている。このインバータはＰＭＯ８５０、ＮＰＮ５３
．ＰＮＰ）ランジスタ（以下ＰＮＰと略す）５４から成
る。人力５５が０”レベルの時、ＰＭＯ８５０はオンと
なりＮＭＯ８５１はオフとなる。したがってＮＰＮ５３
とＰＮＰ５４のベース電位が上昇し、ＮＰＮ５３はオン
となりＰ　Ｎ　Ｉ３５４はオフとなり、出力５６は“１
”レベルとなる。人力５５が１”レベルの時ごＰＭＯ８
５０はオフとなりＮＭＯ８５１はオンとなる。
したがってＮＰＮ５３とＰＮＰ５４のベース電位が低下
し、ＮＰＮ５３はオフとなりＰＮＰ５４はオフとなり、
出力５６は１０″レベルとなる。
しかし、バイポーラトランジスタの１つにＰＮＰ５４を
用いているため、出力信号５６の立下りが遅くなるとい
う欠点があった。これは、ＰＮＰはＮＰＮよりも、電流
増幅率等の性能が落ちるためである。
本発明の目的は、以上述べてきた０Ｍ０８回路、バイポ
ーラトランジスタ回路の欠点を補い、０ＭＯ８）ランジ
スタ及びバイポーラトランジスタからなる高速で低消費
電力の半導体集積回路装置を提供するにある。
本発明は、０Ｍ０８回路の低消費電力特性及びバイポー
ラ回路の高スピード特性に着目し、両ゲートを組合せだ
複合回路により高速で低消費電力の回路を得ようとする
ものである。
そのためＺｒ　’Ｉ”　］、ゲートで行やれているよう
な２個のＮＰＮ）ランジスタを’Ｆｔ源端子端子地端子
間に直列接続したいわゆるトーテムポール型出力段と０
Ｍ０８回路からなる論理回路、バイポーラトランジスタ
を駆動する回路から成り、該駆動回路の相補出力を該出
力段のバイポーラトランジスタのベースに供給すること
により、高人力インピーダンス、低出力インピーダンス
回路を実現する。この場合、ＭＯＳトランジスタとＮＰ
Ｎトランジスタはダーリントン接続され、大きな伝達コ
ンダクタンスを得ることができる。
本発明の第１の特徴とするところけ、コレクタが電源端
子に、エミッタが出力端子に接続される１１（７）ＮＰ
Ｎバイポーラトランジスタと、コレクタが上記出力端子
に、エミッタが固定直付端子に接続される第２のＮＰＮ
バイポーラトランジスタと、ゲートが入力端子に、ソー
ス及びドレインがそれぞれ上記第１のＮＰＮバイポーラ
トランジスタのコレクタとベースとに接続されるＰ型電
界効果トランジスタと、ゲートが上記入力端子に、ドレ
イン及びソースがそれぞれ上記第２のＮＰＮバイポーラ
トランジスタのコレクタとベースとに接続されるＮ型電
界効果トランジスタとを具備することにある。
本発明の第２の特徴とするところは、コレクタが電源端
子に、エミッタが出力端子に接続される第１のＮＰＮバ
イポーラトランジスタと、コレクタが上記出力端子に、
エミッタが固定電位端子に接続される第２のＮＰＮバイ
ポーラトランジスタと、ｋｆ内（ｋ≧２）の入力端子と
、各ゲートがそれぞれ異なる上記入力端子に、各ソース
及び各ドレインが上記第１のＮＰＮバイポーラトランジ
スタのコレクタとベースとの間に１１Ｖ列にそれぞれ接
続されるに個のＰ型篭界効果トランジスタと、各ゲート
がそれぞれ異なる上記入力端子に、各ドレイン及び各ソ
ースが上記第２のＮＰＮバイポーラトランジスタのコレ
クタとベースとの間に直列にそれぞれ接続されるに個の
Ｎ型電界効果トランジスタとを具備することにある。
本発明の第３の特徴とするところは、コレクタが電源端
子に、エミッタが出力端子に接続される第１のＮ　Ｐ　
Ｎバイポーラトランジスタと、コレクタが上記出力端子
に、エミッタが固定電位端子に接続される第２のＮＰＮ
バイポーラトランジスタと、ｋ個（ｋ≧２）の入力端子
と、各ゲートがそれぞれ異なる上記入力端子に、各ソー
ス及び各ドレインが上記第１ＯＮＰＮバイポーラトラン
ジスタのコレクタとベースとの間に直列にそれぞれ接続
されるに個のＰ型電界効果トラノジスタと、各ゲートが
それぞれ異なる上記入力端子に、各ドレイン及び各ソー
スが上記第２のＮＰＮバイポーラトランジスタのコレク
タとベースとの間に並列にそれぞれ接続されるに個のＮ
型電界効果トランジスタとを具備゛しることにある。
以下、本発明を実施例によって詳細に説明する。
（実施例　１） 第４図は、トーテムポール出力形インバータを示す。
第４図に於いて、１４は、コレクタが電源端子１に、エ
ミッタが出力端子１７に接続される第１のＮＰＮバイポ
ーラトランジスタ（以Ｆ単に第１のＮＰＮと称す）、１
５Ｖよ、コレクタが出力端子１７に、エミッタが接地筒
１位ＧＮＤである固定電位端子に接続される第２のＮＰ
Ｎバイポーラトランジスタ（以下単に第２のＮＰＮと称
す）、１０は、ゲートが入力端子１６に、ソース及びド
レインがそれぞれ第１のＮＰＮのコレクタとベースとに
接続されるＰ型絶縁ゲート電界効果トランジスタ（以下
単にＰＭＯ８と称す）、１１は、ゲートが入力端子１６
に、ドレイン及びソースが第２のＮＰＮのコレクタとベ
ースとに接続されるＮ型絶縁ゲート電界効果トランジス
タ（以下単にＮＭＯＳと称す）、１２及び１３は、第１
．第２のＮＰＮのベースとエミッタとの間に設けられる
抵抗である。
表１は本実施例の論理動作を示すものである。
表　　　１ 」 人力１６が＠０”レベルの時、ＰＭＯ８１０がオンとな
りＮＭＯ８ＩＩ　がオフとなる。したがって第１のＮＰ
ＮＩ４のベース電位が上昇し、第１のＮＰＮＩ　４はオ
ンとなり、第２のＮＰＮＩ５は抵抗１３を介してベース
、エミッタ間が短絡されオフとなるので、第１のＮＰＮ
Ｉ４のエミッタ電流は負荷を充電し出力１７は１１ルベ
ルとなる。
人力１６が１１″レベルの時、ＰＭＯ８ＩＯがオフとな
りＮＭＯ８１１がオンとなる。したがって第１のＮＰＮ
Ｉ　４のベース、エミッタ間は抵抗１２を介して短絡さ
れ第１のＮＰＮＩ４はオフとなり、第２のＮＰＮＩ５の
ベース、コレクタ間はＮＭＯ８１１を介して短絡される
ので、第２ＯＮＰＮ１５のベースには出力１７から電流
が供給され、第２のＮＰＮＩ５はオンとなり、出力１７
は＠Ｏ″レベルとなる。抵抗１２．１３はＮＰＮ）ラン
ジスタがオンの時には、ベース電流を分流するが、ＮＰ
Ｎトランジスタがオフに切換わった時に蓄積電荷を引き
抜く働きをする。
本実施例によれば、０ＭＯ８と、パイボーラトランジス
タの最小構成でインバータ回路が実現できる。
また、本実施例によれば、′電流増＠率が低いＮＰＮバ
イポーラトランジスタをイ吏用し７ていないので、出力
信号の立「すが遅くなることはなくなり、高速動作ｉ」
能である。
（実施例　２） 第５図にトーテムポール出力形２人力ＮＡＮＤ回路を示
す。
第５図に於いて、２６は、コレクタが電源端子１に、エ
ミッタが出力端子２９に接続される第１のＮＰＮ、２７
は、コレクタが出力端子２９に、エミッタが接地電位Ｇ
ＮＤである固定電位端子に接続される第２のＮＰＮ、２
８は２個の入力端子、２０及び２１は、各ゲートがそれ
ぞれ異なる入力端子２８に、各ソース及び各ドレインが
、第１のＮＰＮ２６のコレクタとベースとの間に並列に
それぞれ接続されるＰＭＯ８，２２及び２３は、各ゲー
トがそれぞれ異なる入力端子２８に、各ドレイン及び各
ソースが第２のＮＰＮ２７のコレクタとベースとの間に
直列にそれぞれ接続されるＮＭＯ８゜２４及び２５は、
第１及び第２のＮ　Ｐ　Ｎ　２６及び２７のベースとエ
ミッタとの間に設けられる抵抗である。
表２は本実施例の論理動作を示すものである。
表　　　２ まず人力２８のどちらかが′０”レベルの時、ＰＭＯ８
２０，２１のどちらかがオンとなり、ＮＭＯ８２２、２
３のどちらかがオフとなる。したがって第１のＮＰＮ２
６０ベ一ス電位が上昇し、第１のＮＰＮ２６はオンとな
り、第２のＮＰＮ２７は抵抗２５を介してベース、エミ
ッタ間が短絡されオフとなるので第２のＮＰＮ２６のエ
ミッタ電流は負荷を充電し出力２９は＠１”レベルとな
る。
人７Ｊ２８の両方が”０”レベルの時、ＰＭＯ８２０，
２１の両方がオンとなり、ＮＮｌ０８２２．２３の両方
がオフとなる。したがって動作は上記と同じで出力２９
は１″′となる。
一方人力２８の両方が１１゛ルベルの時、ＰＭＯ８２０
，２１の両方がオフとなり、ＮＭＯ８２２゜２３の両方
がオンとなる。したがって第１のＮＰＮ２６１ｄベース
、エミッタ間が抵抗ｚ４を介して短絡されオフとなり、
第２のＮＰＮ２７のベース、コレクタ間はＮＭＯ８２２
，２３を介して短絡されるので、第２ＯＮ　Ｐ　Ｎ　２
７のベースには出力２９からｎＡ：流が供給され、第２
のＮＰＮ２７はオンとなり、出力２９はｕＯ”レベルと
なる。
本実施例に於いても、第１の実施例と同様な効果が達成
できる。
尚、本実施例では２人力ＮＡＮＤ回路を例にとって説明
したが、３人力ＮＡＮＤ、４人力ＮＡＮＤ等の一般のに
人力ＮＡＮＤ回路（ｋ２２）に、本発明は適用できる。
（実施例　３） 第６ン１にトーテムボール出力形２人力ＮＯＲ回路を示
す。
第６図に於いて、：３６は、コレクタが電源端子１に、
エミッタが出力端子３９に接続される第１のＮＰＮ、３
７は、コレクタが出力端子３９に、エミッタが接地電位
Ｇ　Ｎ　Ｉ）である固定電位端子に接続される第２のＮ
ＰＮ、３８は２個の入力端子、３０及び３１は、各ゲー
トがそれぞれ異なる入力端子３８に、各ソース及び各ド
レインが、第１のＮＰＮ３６のコレクタとベースとの間
に直列にそれぞれ接続されるＰＭＯ８，３２及び、３３
は、各ゲートがそれぞれ異なる入力端子３８に、各ドレ
イン及び各ソースが第２のＮＰＮ３７のコレクタとベー
スとの間に並列にそれぞれ接続されるＮＭＯ８゜３４及
び３５は、第１及び第２のＮＰＮ３６及び３７のベース
とエミッタとの間に設けられる抵抗である。
表３は本実施例の論理動作を示すものである。
まず人力３８の両方が″Ｏ”レベルの時、Ｐへ１（ＩＳ
３０，３１の両方がオンとなり、ＮＭＯ８３２，３３の
両方がオフとなる。し７ｂかってｒａｌのＮ１）Ｎ３６
のベース雫１位が上昇し、第１のＮＰＮ３６１ｔＪ、）
ｒ７となり、ｍ　２０ｆ’Ｊ　ｌ’　Ｎ　：３７　ｆ’
、ｌ：　４１に抗３５を介してベース、エミッタ間が旬
バ；されオフとなるので第１のＮ　Ｐ　Ｎ　３６のエミ
ッタＴ１９．流Ｖ：ｉＶ１荷を光ＭＦ、　Ｌ出力３９は
“１”レベルとなる。
人／Ｊ：（８のどちらかが１１ルベルの時、））Ｎ＋０
８３０．３１のどちらかがオフとなり、ＮＭＯ８Ｊ２，
３３のどちらかがオンとなる。したがって７、ｆｌ　１
（７）　Ｎ　Ｐ　Ｎ　３６はペース、エミッタ間が抵抗
３４を介してｒ７絡されオフとなシ、第２ＯＮｌ）Ｎ３
７０ペース、コレクタ間４Ｎ＋４０８３２か：３　？、
のオフの方を介して短絡されるので、第２のＮＰＮ３７
のペースには出力３９からＭｊＲが［（（給され、第２
のＮＰＮ３７はオンとなり、出力３９は“０″レベルと
なる。
人力３８の両方が１１ルベルの時、Ｐ　八、□＋ｏ　ｓ
３０．３１の両方がオフとなり、ＮＭＯ８３２，３３の
両方がオンとなる。したがって動作は上記と同じで出力
３９は′″０″０″レベル。
本実施例に於いても、第１の実施例と同１１！な効果が
達成できる。
尚、本実施例では２人力ＮＯＲ回路を例にとって説明し
たが、３人力ＮＯＲ，４人力ＮＯＲ等の一般のに人力Ｎ
ＯＲ，回路（ｋ≧２）に、本発明は適用できる。
（実施例　４） 第７図は出力部に、π４図に示したトーテムポール出力
形インバーダを採用したラッチを示す。
第７図に於いて、４２はラッチパルス４０１０反転を作
るＣＭＯＳインバータ、４０はデータ人力４００を伝陣
するトランスファゲート、４３は記憶部を構成するＣＭ
ＯＳインバータ、４１けトランスファゲートであり、第
４図と同一符号は同−物及び相当物を示す。
データ入力４００をラッチする際にはラッチパルス４０
１を１′にする。するとトランスファゲート４０け、オ
ンとなりトランスファゲート４１はオフとなりデータが
書込寸れる。その後ラッチパルス４０１を”０″にする
とトランスファゲート４０はオフとなり、トランスファ
ゲート４１はオンとなる。したがってインバータ４３、
トーテムポール出力形インバータ及びトランスファゲー
ト４１でデータを保持する。
本実施例によればＣＭＯＳ駆動段とバイポーラ出力段２
段の醋小構成のラッチ回路が実現でき、高速、低消費電
力及び高集積のＬＳＩ化が可能である。
（実施例　５） 第８図はトーテムポール出力形インバータ回路の他の実
施例を示す。
第４図の実施例に於ける抵抗１２を第２のＮ型絶縁ゲー
トを界効果トランジスタ（以下単に第２のＮＭＯ８と称
す）９０に置き換えた実施例である。
第２のＮＭＯ８９，０のゲートは入力端子１６に、ドレ
イン及びソースはそれぞれ第１ＯＮＰＮ１４のペースと
第２ＯＮＰＮＩ　５のベースとに接続される。第４図と
同じ部品は同じ番号で示す。第４図とほぼ同じ動作であ
る。
第４図の実施例１と異なる点は第１のＮＰＮ１４がオフ
になる時、即ち人力１６が１１”レベルの時、第２のＮ
ＭＯＳ　９０がオンになり、第１のＮＰＮ１４の蓄積電
荷を引き抜く点である。第４図では抵抗１２がこの働き
をしているが、本実施例では第２のＮＭＯＳ　９０　の
ソースを第２ＯＮＰＮ１５のベースに接続することによ
り、さらにベースＩｆｉＬ流を増加させて第２のＮＰＮ
１５がオンになるのを速めている。
本実施例によれば、抵抗１２を第２のＮＭＯ８９０で置
換したことＫよって集積度の向上が図れ、さらに、第２
のＮＭＯ８９０のソースを第２のＮＰＮ１５のベースに
接続することにより、高速化が達１１νできる。
実施例 第９図はトーデムボール出力形インバータ回路のｌ１１
１１の実施例を示す。
第８図の実施例５に於ける抵抗１３を第２のＰ型電界効
果トランジスタであるＰチャネル接合型１界効果トラン
ジスタ（以下ＰＪＦＥＴと略す）１００に１ｗ換した例
である。ＰＪＦＥＴ　１００　のゲートは入力端子１６
にソース及びドレインはそれぞれ第２のＮＰＮのベース
とエミッタとに接続される。
第９図に於いて、第４図及び第８図と同じ部品は同１〕
番号で示す。
第８図の実施例５と異なる点は第２のＮＰＮＩ５がオフ
になる時、即ち人力１６が″′０″レベルの時、第２の
ＮＰＮＩ５の蓄積電荷をＰＪ　Ｆ’ＥＴ１００に介して
引き抜く点である。蓄積電荷を引き抜く時にはＰＪＦＥ
Ｔｌｏｏのオン抵抗が小さくなり、第２ＯＮＰＮ１５を
速くオフにする。また、人力１６が“１″レベルの時に
はＰＪ　ＦＥｉ”　１００がオフになり、第２のＮＰＮ
Ｉ５へのベース供給電流が分流されないので第２のＮ　
Ｐ　Ｎ　１５が速くオンになる。
本実施例によれば、四に高速化の効果がある。
（実施例　７） 第１０図はトーテムポール出力形インバータ回路の他の
実施例を示す。
本実施例は第８図に示す実施例５に於ける抵抗１３を第
３のＮ型絶縁ゲート電界効果トランジスタｃ以下単に第
３のＮＭＯＳと称す）１１０に置換した例であり、第４
図及び第８図と同じ部品は同じ番号で示す。第３のＮへ
１０！９１１０のゲートは第・１のＮＰＮＩ　４のベー
スに、ドレイン及びソースはそれぞれ第２のＮＰＮＩ５
のベースとエミッタとに接続される。
第８図の実施例５と異なる点は第２のＮ　Ｐ　Ｎ１５が
オフになる時、即ち人力１６が“０”レベルの時、第２
のＮＰＮＩ　５の蓄積電荷を第３のＮＭＯ８１１０を介
して引き抜く点である。人力１６が１０″ルベルの時に
は第１のＮＰＮＩ４の高いベース王位が４３のＮＭＯ８
１１０のゲートに加わり第３のＮＭＯ８１１，０がオン
となり、第２のＮＰＮＩ５のベース、エミッタ間を短絡
するのである。
木ψ、＃ｉ例によれば、抵抗を使用しないので、更に高
集積化ができる効果がある。
第８図、第９図、第１０図では第４図の変形例と１．７
でインバータ回路してついて説明しだが、第５図等の多
入力ＮＡＮＤや第６図等の多入力Ｎ０ＴＬ回路や第７図
のラッチ回路等への適用も同様に可能である。
す、上、１．ＳＩに１吏用する論理回路について説明し
てきたが、■、ＳＩの出力を外部へ出す出力回路につい
ても本発明は適用できる。その実施例を第１１図、第１
２図、第１３図に示す。３つの例はインバータ回路であ
るが、多入力ＮＡＮＤ回路や多入力Ｎ　ＯＦｔ回路への
適用も同守に可能である。
（実施例　８） 第１１１図は第８１９１とほぼ同じ構成で、同様な動作
をする。
第１１図に於いて、第８図と同一符号は同−物及び相当
物を示し、１２５は第８図等の第１のＮＰＮのベースと
コレクタとの間にショットキーバリヤダイオードを設け
たもの、１２６は第２のＮＰＨのベースとコレクタとの
間にショットキーバリヤダイオードを設けたもの、１２
３はゲートが入力端子１６に、ドレイン及びソースがそ
れぞれ電源端子１と第２のＮＰＮＩ２６のベースとに接
続される第４のＮ型電界効果トランジスタ（以下単に第
４のＮＭＯ８と称す）である。
第８図の実施例５と異なる第１点はＮ　Ｐ　Ｎ　１２５
と１２６をショットキーバリヤダイオード付にしたこと
である。これはＮＰＮ）ラノジスタが飽和することによ
って発生する蓄積電５荷を引き抜く時間を短縮するため
である。
異なる第２点は、第４のＮＭＯ８１２３を電源と第２の
ＮＰＮＩ２６のベース間に設置し、ゲートを人力１６と
接続することである。
これは、出力回路の場合、出力ロウレベルの電圧Ｖｏｈ
でシンク電流Ｉｏｔ、を流し込む必要があるので、人力
１６が１１”レベルの時、第２のＮＰＮ１２６のベース
に重加を流し続けておく必要があるためである。
本実施例によれば、高速、低消費電力の出力回路を実現
することができる。
（実施例　９） 第１２り１は第９図に示す実施例６とほぼ同じ構成及び
動作である。＠１２図に於いて、第９図及び第１１図と
同一符号は同−物及び相当物を示し、第１１１菌の抵抗
１３を第９図と同様にＰＪ　ＦＥＴ１００で置換したも
のである。第９図と異なる点は実施例８と同様に、第１
及び第２のＮ　Ｐ　Ｎ　１２５゜１２６をショットキー
バリヤダイオード付にした事と第２のＮＰＮ１２６０ペ
ース電流供給用の第４のＮＭＯ８１２３を設置したこと
である。本実施例によれば、虹に高速の出力回路を実現
することができる。
（実施例　１０） 第１３図は第１０図とほぼ同じ構成及び動作である。第
１３図に於いて、ｌ’８１０図及び第１１図と同一符号
は同−物及び相当物を示し、第１１図の抵抗１３を第３
のＮＭＯ８１１０で置換したものである。第１０図と異
なる点は実施例８と同様に、第１及び第２のＮＰＮ１２
５，１２６をショットキーバリヤダイオード付にした事
と、第２のＮＰＮ１２６のベース電流供給用の第４のＮ
ＭＯ８１２３を設置したことである。本実施例によれば
、更に高集積の出力回路を実現することができる。
以上述べた様に本発明によれば、バイポーラトランジス
タの回路の高駆動能力とＣＭＯ８回路の低消費電力特性
を兼ね備えた回路を最小段数で構成し、高速、低消費電
力の半導体集積回路装置を得ることができる。
【図面の簡単な説明】
第１図は従来のＣＭＯ８回路図、第２図は従来のＴＴＬ
回路図、第３図は従来例であるインバータ回路図、第４
図は本発明の第１の実施例であるインバータ回路、第５
図は本発明の第２の実施例である２人力ＮＡＮＤ回路、
第６図は本発明の第３の実施例である２人力ＮＯＲ回路
、第７図は本発明の第４の実施例であるラッチ回路、第
８図は本発明の１τ５の実姑則であるインバータ回路、
第９（宮１け本悄明の第６の実施例でおるインバータ回
路、第１０図ｉｔ本発明の第７の実施例であるインバー
タ回路、４１１図は本発明の第８の実施例である反転出
力回路、；２１１２図は本発明のｇ９の′＃、旅例であ
る反・駈出力回路、第１３図は本発明の第１０の実施例
である反転出力回路である。 １４．１５・・・Ｎｔ）Ｎ）ランジスタ、１０・・・Ｐ
ＭＯＳトランジスタ、１１，９０，１１０，１２３・・
・Ｎム１０８トランジスタ、１２．１：（・・・抵抗、
１００・・・ＰチャネルＪＰＥＴ、１２５，１２６・・
・ショット第１図 躬３図 ６１図 躬２図 筋７０ ５３図 男７ｎ 躬７０口 １）ｕ図 躬／３図

Claims (1)

  1. 【特許請求の範囲】 １、　コレクタが箱１源端子に、エミッタが出力端子に
    接続される第１のＮＰＮバイポーラトランジスタと、コ
    レクタが上記出力端子に、エミッタが固定電位端子に接
    続される第２のＮＰＮバイポーラトランジスタと、ゲー
    トが入力端子に、ソース及びドレインがそれぞれ上記第
    １のＮＰＮバイポーラトランジスタのコレクタとベース
    とに接続されるＰ型電界効果トランジスタと、ゲートが
    上記入力端子に、ドレイン及びソースがそれぞれ上記第
    ２のＮＰＮバイポーラトランジスタのコレクタトベース
    とに接続されるＮ型電界効果トランジスタとを具備する
    ことを特徴とする半導体集積回路装置ｆｆ０ ２、　　ｌ特許請求の範囲第１項に於いて、上記第１゜
    １６２のＮＰＮバイポーラトランジスタのうち少なくと
    も一方のベースとエミッタとの間に抵抗を設けることを
    特徴とする半導体集積回路装置。 ３、特許請求の範囲第１項に於いて、ゲートが上記入力
    端子に、ドレイン及びソースがそれぞれ上記第１のＮＰ
    Ｎバイポーラトランジスタのベースと上記第２のＮＰＮ
    バイポーラトランジスタのベースとに接続される第２の
    Ｎ型電界効果トランジスタを具備することを特徴とする
    半導体集積回路装置。 ４、特許請求の範囲第１項または第３項に於いて、ゲー
    トが上記入力端子に、ソース及びドレインがそれぞれ上
    記第２のＮＰＮバイポーラトランジスタのベースと、エ
    ミッタとに接続される第２のＰ型区界効果トランジスタ
    を具備することを特徴とする半導体集積回路装置。 ５、特許請求の範囲第１項または第３項に於いて、ゲー
    トが上記第１のＮＰＮバイポーラトランジスタノベース
    に、ドレイン及びソースがそれぞれ上記第２ＯＮＰＮバ
    イポーラトランジスタのベースとエミッタとに接続され
    る第３のＮ型電界効果トランジスタを具備することを特
    徴とする半導体集積回路装置。 １’ｉ、　　Ｉｉケ１４′Ｆ請１えのイ・６１ｊ’Ａ・
    ＪＴ　１項から第５項のいす扛かに於いで、ゲー　ｌ・
    が上記入力端子に、ドレイン及１びノースがそれぞれ上
    ｍ１７１′ｔ？端子と上記第２のＮＬ’Ｎバイポーラト
    ラ／／スタのベースとに接続され５ろＴ、Ｐ　４　Ｉ７
    ）　ｐ４型’ｔＩｆ、弁効果ｌ・ランジスタを具備する
    ことをｆ！Ｎ　慮とする半導体重積回路装置。 ７、　　ｌＶキπ１゛ｉ；〜求の１１・ｉ５囲第１項か
    ら第６項のいずれかに於いて、」−起生１．第２のＮ　
    Ｐ　Ｎバイポーラトラ、／ジスタはショットキ・バリヤ
    ダイオード付ＮＰＮバイポーラトランジスタであること
    を特徴とする゛ｔ６２．惇体集積同体集積回 路装置レツｉが市１源端子に、エミッタが出力端子に接
    続される第１のＮＰＮバイポーラトランジスタと、コレ
    クタが一ヒ記１＋、ｌυ端子に、エミッタが固定１６１
    １位ｆｆＭｔ−ｒ−に接続される第２のＮＰＮバイポー
    ラトランジスタと、ｋｆｆｌａ（ｋ≧２）の入力端子と
    、各ゲートがそれぞれ異なる上記入力端子に、各ソース
    及び各ドレ・インが上記第１のＮＰＮバイポーラトラン
    ジスタのコレクタとベースとの間に並列にそれぞれ接１
    ４ｃされるに個のＰ型電界効果トランジスタと、各ゲー
    トがそれぞれ異なん上記入力端子に、各ドレイン及び各
    ソースが上記第２のＮＰＮバイポーラトランジスタのコ
    レクタとベースとの間に直列にそれぞれ接続されるに個
    のＮ型電界効果トランジスタとを具備することをＩ特徴
    とする半導体集積回路装置。 ９　特許請求の範囲第８項に於いて、上記第１゜第２の
    ＮＰＮバイポーラトランジスタのうち少なくとも一方の
    ベースとエミッタとの間に抵抗を設りることを特徴とす
    る半導体集積回路装置。 １０　　コレクタが電源端子に、エミッタが出力端子に
    接続される第１のＮＰＮバイポーラトランジスタと、コ
    レクタが上記出力端子に、エミッタが固定ｍ位端子に接
    続される第２のＮＰＮバイポーラトランジスタと、ｋ個
    （ｋ≧２）の入力端子と、各ゲートがそれぞれ異なる上
    記入力端子に、各ソース及び名ドレインが上記第１のＮ
    ＰＮバイポーラトランジスタのコレクタとベースとの間
    に直列にそれぞれ接続されるに個のＰ型電界効果トラン
    ジスタと、各ゲートがそれぞれ異なる上記入力端ｒ−に
    各ドレイン及び−ソースが上記第２のＮＰＮバΔ イボーラトランジスタのコレクタとベースとの間に並列
    にそれぞれ接続されるに個のＮ型電界効果トランジスタ
    とを具備することを特徴とする半導体集積回路装置。 １１、　　！Ｒ許請求の・ｈｉ＞間第１０項に於いて、
    上記第１゜ｉ’ｆｉ　２のＮＰＮバイポーラトランジス
    タのうち少なくとも一方のベースとエミッタとの間に抵
    抗を設けることを特徴とする半導体集積回路装置。
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