JPS60194615A - 複合出力回路 - Google Patents

複合出力回路

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JPS60194615A
JPS60194615A JP59049095A JP4909584A JPS60194615A JP S60194615 A JPS60194615 A JP S60194615A JP 59049095 A JP59049095 A JP 59049095A JP 4909584 A JP4909584 A JP 4909584A JP S60194615 A JPS60194615 A JP S60194615A
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JP
Japan
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output circuit
output
changing
bipolar transistor
iol
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JP59049095A
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JPH0516698B2 (ja
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Yoji Nishio
洋二 西尾
Ikuo Masuda
増田　郁郎
Masahiro Iwamura
将弘 岩村
Yasuo Kaminaga
神長　保男
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体集積装置に係り、特に、バイポーラトラ
ンジスタとＣＭＯＳトランジスタから成るマスタスライ
ス方式のゲートアレイの出力回路に関する。
〔発明の背景〕
半導体集積回路装置の一つであるゲートアレイＬＳＩと
は、ＬＳＩを製造する時に用いる十数枚のホトマスクの
うちで配線に相当するマスクのみを開発品種に応じて作
成して所望の電気回路動作をするＬＳＩを製造するもの
である。
従来のゲートアレイは出力回路の負荷電流特性及び出力
電圧レベルは一義的に決まっているものが多く、各々の
ＬＳＩ品種の負荷特性に適さない欠点があった。
〔発明の目的〕
本発明の目的は、出力回路の負荷特性を種々設定可能な
マスタスライス方式のゲートアレイを提供するにある。
〔発明の概要〕
本発明は、バイポーラトランジスタと電界効果トランジ
スタ（以下Ｆ　Ｅ　７ｒ）で構成されるマスタスライス
方式のゲートアレイにおいて、出力段のエミッタ接地さ
れているバイポーラトランジスタのベース電流値をＦＥ
Ｔの選択配線によって変えて、所望の負荷特性を持たせ
ようとするものである。第１図は発明者らが先に出願（
特願昭５７−１１９８１５）　Ｌ、たバイポーラ・ＣＭ
Ｏ５複合の出力回路である。ここで、入力１６が４１１
　＃ｌレベルの時は、ＮＰＮトランジスタ１２５はオフ
となり、ＮＰＮトランジスタ１２６はオン状態のＮＭＯ
５ＩＩ及びＮＨＯ２１２３よりベース電流が供給される
。そして、出力１７が１′０”レベルになり、シンク電
流ｌ。Ｌを流すことが可能なように、ＮＰＮトランジス
タ１２６のベース電流をＮＨＯ２ｌ　２３を介して流し
続ける。
第２図はＮＰＮトランジスタ１２６の静特性を示す。ベ
ース電流の大小関係は、ＩＢｌ〉工、２〉１１１１であ
る。出力ロウレベル電圧Ｖ。Ｌ（通常は０、５　Ｖ　）
の時のコレクタ電流、即ち、シンク電流１０１、の大小
関係はＩ　ＯＬＩ　＞　Ｉ　ｏｂ＊　＞　Ｉ　ＯＬ　ｔ
となり、ベース電流が大きい程、シンク電流を大きくと
れることがわかる。
（発明の実施例〕 以下、本発明の実施例を図面によって説明する。
第３図は本発明の一実施例を示す。第１図と異なる点は
ＮＭＯＳトランジスタ１２３の代わりに、ＮＭＯＳトラ
ンジスタ１３０，１３１，１３２を備え、所望の負荷特
性に応じて、それらのＮＨＯ２トランジスタの配線を変
えられるようにしている点である。
即ち、例えば、■。、＝８ｍＡが必要な場合には。
第４図（ａ）の様に結線し、ＩｏＬ、＝＝１６ｍＡが必
要な場合には、第４図（ｂ）の様に結線し、■。、＝２
４ｍＡが必要な場合には、第４図（ｃ）の様に結線すれ
ば良い。本実施例によれば、各種シンク電流特性をもつ
出力回路を小さな占有面積のＮＭＯ５１３０〜１３２の
接続を変えるのみで実現できるので、集積密度が高く、
出力機能の豊富なゲートアレイＬＳＩを構成することが
できる。また、要求に応じたＩ。、に相当するベース電
流値に設定できるので、低消費電力のゲートアレイＬＳ
Ｉを構成することができる。
本実施例ではベース電流切換用に三つのＮＭＯＳトラン
ジスタを設けたが、その数は二つ以上であれば良い。ま
た、ＮＨＯ２に限らず、接合型ＦＥＴでも同様である。
また、出力回路の構成が第１図以外の場合も本発明が適
用できることは言うまでもない。
なお、図中１は端子、１０はＰＭＯ３トランジスタ、１
１．９０はＮＨＯ２トランジスタ、１３は抵抗、１６は
入力、１７は出力、１２５，１２６はＮＰＮトランジス
タである。
〔発明の効果］ 本発明によれば、出力回路の負荷特性を種々設定可能な
マスクスライス方式のゲートアレイを得ることができる
。
【図面の簡単な説明】
第１図は従来の出力回路図、第２図はＮＰＮトランジス
タの静特性図、第３図は本発明の一実施例の出力回路図
、第４図は本発明の一実施例の出力回路図である。 １２５．１２６・・・ＮＰＮＩ−ランジスタ、１０・・
・ＰＭＯＳトランジスタ、１１，９０・・・ＮＭＯＳト
ランジスタ、１３・・・抵抗、１３０，１３１，１３２
・・・ベー第　１　図 第２図 ＯＶａｔ コしクターエミッタＭ１謬圧Ｖｃｒ−（Ｖ）第３図

Claims (1)

  1. 【特許請求の範囲】 １、バイポーラトランジスタと電界効果トランジスタと
    から構成された出力回路の出力段の前記バイポーラトラ
    ンジスタのコレクタが出力端子に接続され、エミッタが
    接地端子に接続されている出力回路において、 前記バイポーラトランジスタがオン状態時に、前記バイ
    ポーラトランジスタのベースに供給するベース電流を前
    記電界効果トランジスタの実効的大きさを変えることに
    よって変えて、出力ロウレベルシンク電流を変える手段
    を設けたことを特徴とする複合出力回路。 ２、前記電界効果トランジスタの実効的大きさを変える
    場合に、配線工程のホトマスクのみをカスタム化する手
    段を設けたことを特徴とする特許請求の範囲第１項記載
    の複合出力回路。
JP59049095A 1984-03-16 1984-03-16 複合出力回路 Granted JPS60194615A (ja)

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JP59049095A JPS60194615A (ja) 1984-03-16 1984-03-16 複合出力回路

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JP59049095A JPS60194615A (ja) 1984-03-16 1984-03-16 複合出力回路

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JPS60194615A true JPS60194615A (ja) 1985-10-03
JPH0516698B2 JPH0516698B2 (ja) 1993-03-05

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61245625A (ja) * 1985-04-24 1986-10-31 Hitachi Ltd 半導体集積回路装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5911034A (ja) * 1982-07-12 1984-01-20 Hitachi Ltd 半導体集積回路装置

Patent Citations (1)

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Publication number Priority date Publication date Assignee Title
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JPS61245625A (ja) * 1985-04-24 1986-10-31 Hitachi Ltd 半導体集積回路装置

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JPH0516698B2 (ja) 1993-03-05

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