JPS59231918A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS59231918A JPS59231918A JP10583583A JP10583583A JPS59231918A JP S59231918 A JPS59231918 A JP S59231918A JP 10583583 A JP10583583 A JP 10583583A JP 10583583 A JP10583583 A JP 10583583A JP S59231918 A JPS59231918 A JP S59231918A
- Authority
- JP
- Japan
- Prior art keywords
- island
- layer
- type
- current switch
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路技術さらにはそのレイアウ
ト方法に適用して特に有効な技術に関するもので、たと
えば、抵抗素子を有する論理回路からなる半導体集積回
路における抵抗素子の形成技術に利用して有効な技術に
関するものである。
ト方法に適用して特に有効な技術に関するもので、たと
えば、抵抗素子を有する論理回路からなる半導体集積回
路における抵抗素子の形成技術に利用して有効な技術に
関するものである。
バイポーラトランジスタにより構成される論理ＬＳＩを
構成する基本論理ゲート回路として、第１図に示すよう
なエミッタ・カップルド・ロジック回路（以下ＥＣＬ回
路と称する）を本発明者は考えた。このＥＣＬ回路は差
動形のカレント・スイッチ回路Ｃ８と、エミッタ・フォ
ロアＥＦ１゜ＥＦ２とからなる。オたカレント・スイッ
チ回路Ｃ８は、入力トランジスタＱ１ と、−この入力
トランジスタＱ１とエミッタを共通にして接続されたト
ランジスタＱ２と、入力トランジスタＱ１のコレクタと
電源電圧ｖｃｃとの間に接続された抵抗Ｒ１ト、トラン
ジスタＱ２のコレクタと電源電圧Ｖｃｃとの間に接続さ
れた抵抗Ｒ１と、トランジスタＱ１とＱ２の共通エミッ
タと電源電圧ＶＥＦ、との間に接続された定電流用トラ
ンジスタＱ３および抵抗Ｒ３とにより構成されている。
構成する基本論理ゲート回路として、第１図に示すよう
なエミッタ・カップルド・ロジック回路（以下ＥＣＬ回
路と称する）を本発明者は考えた。このＥＣＬ回路は差
動形のカレント・スイッチ回路Ｃ８と、エミッタ・フォ
ロアＥＦ１゜ＥＦ２とからなる。オたカレント・スイッ
チ回路Ｃ８は、入力トランジスタＱ１ と、−この入力
トランジスタＱ１とエミッタを共通にして接続されたト
ランジスタＱ２と、入力トランジスタＱ１のコレクタと
電源電圧ｖｃｃとの間に接続された抵抗Ｒ１ト、トラン
ジスタＱ２のコレクタと電源電圧Ｖｃｃとの間に接続さ
れた抵抗Ｒ１と、トランジスタＱ１とＱ２の共通エミッ
タと電源電圧ＶＥＦ、との間に接続された定電流用トラ
ンジスタＱ３および抵抗Ｒ３とにより構成されている。
１だ、エミッタ・７オロワＥＦ１とＥＦ２はそれぞれ上
記カレント・スイッチ回路Ｃ８を構成するトランジスタ
Ｑ１およびＱ、のコレクタ電圧をそれぞれベースに受け
るようにされたトランジスタＱ４ 、 Ｑｓ ト、コ
ノトランジスタＱ、、Ｑ、のエミッタと電源電圧ｖＴＴ
との間に接続された抵抗Ｒ４、Ｒ，とによってそれぞれ
構成されている。
記カレント・スイッチ回路Ｃ８を構成するトランジスタ
Ｑ１およびＱ、のコレクタ電圧をそれぞれベースに受け
るようにされたトランジスタＱ４ 、 Ｑｓ ト、コ
ノトランジスタＱ、、Ｑ、のエミッタと電源電圧ｖＴＴ
との間に接続された抵抗Ｒ４、Ｒ，とによってそれぞれ
構成されている。
そして、上記カレント・スイッチ回路Ｃ８を構成スルト
ランジスタＱ、のベースには、入力信号Ｕｉｎのノ・イ
レベルのほぼ中間の電圧が基準電圧Ｖ として印加され
ている。これによって、入力Ｂ 信号Ｕｉｎのレベルに応じてトランジスタＱ、とＱ２の
いずれか一方に電流が流されて、流された側のノードｎ
１ もしくはｎ２のレベルがロウレベルにされ、他方ハ
ハイレベルにされる。上記入力トランジスタＱ、ＫＵこ
れと並列に複数個の入力トランジスタが設けられるため
、エミ、ツタ・フォロワＥＦＩからは入力信号のＯＲ出
力が得られ、エミッターフォロワＥＦ２からは、ＮＯＲ
出力が得られる。
ランジスタＱ、のベースには、入力信号Ｕｉｎのノ・イ
レベルのほぼ中間の電圧が基準電圧Ｖ として印加され
ている。これによって、入力Ｂ 信号Ｕｉｎのレベルに応じてトランジスタＱ、とＱ２の
いずれか一方に電流が流されて、流された側のノードｎ
１ もしくはｎ２のレベルがロウレベルにされ、他方ハ
ハイレベルにされる。上記入力トランジスタＱ、ＫＵこ
れと並列に複数個の入力トランジスタが設けられるため
、エミ、ツタ・フォロワＥＦＩからは入力信号のＯＲ出
力が得られ、エミッターフォロワＥＦ２からは、ＮＯＲ
出力が得られる。
しかるに、上記ＥＣＬ回路において入力信号Ｕｉｎが変
化して、カレント・スイッチ回路Ｃ８における電流経路
が切り換えられて、ノードｎ。
化して、カレント・スイッチ回路Ｃ８における電流経路
が切り換えられて、ノードｎ。
とｎ、のレベルが変化され、エミッタ、フオ。ワＥＦＩ
とＥＦ２がそれに応じて動作されるとき、エミッタ・フ
ォロワＥＦＩとＥＦ２を流れる電流に比較的大きな電流
差が生じるので、これによって電源電圧ｖｃｃが変動さ
れるおそれがある。この場合、カレント・スイッチ回路
Ｃ８とエミッタ“・フォロアＥＦＩとＥＦ２％を原電圧
ｖｃｃラインが共通にされていると、エミッタ・フォロ
ワ側の電源変動がノイズとしてカレント−スイッチ回路
Ｃ８側に伝わって、出力信号にノイズが乗ってしまうお
それがあることが本発明者によって明らかにされた。
とＥＦ２がそれに応じて動作されるとき、エミッタ・フ
ォロワＥＦＩとＥＦ２を流れる電流に比較的大きな電流
差が生じるので、これによって電源電圧ｖｃｃが変動さ
れるおそれがある。この場合、カレント・スイッチ回路
Ｃ８とエミッタ“・フォロアＥＦＩとＥＦ２％を原電圧
ｖｃｃラインが共通にされていると、エミッタ・フォロ
ワ側の電源変動がノイズとしてカレント−スイッチ回路
Ｃ８側に伝わって、出力信号にノイズが乗ってしまうお
それがあることが本発明者によって明らかにされた。
そこで、本発明者は、ＥＣＬ回路を構成するカレント・
スイッチ回路Ｃ８とエミッタ・フォロワＥＦＩ、ＥＦ２
とでｖｃｃラインを別々に形成してエミッタ・フォロワ
側の電源ノイズがカレント・スイッチ回路に伝わらない
ようにすることを考えたＯ しかるに、バイポーラＬＲＩでは、ＥＣＬ回路内の抵抗
素子がＰ型半導体基板上にＮ＋埋込層を介して気相成長
されたＮ型のエピタキシャル層の表面上に熱拡散によっ
て形成されることが多い。
スイッチ回路Ｃ８とエミッタ・フォロワＥＦＩ、ＥＦ２
とでｖｃｃラインを別々に形成してエミッタ・フォロワ
側の電源ノイズがカレント・スイッチ回路に伝わらない
ようにすることを考えたＯ しかるに、バイポーラＬＲＩでは、ＥＣＬ回路内の抵抗
素子がＰ型半導体基板上にＮ＋埋込層を介して気相成長
されたＮ型のエピタキシャル層の表面上に熱拡散によっ
て形成されることが多い。
しかも、上記ＥＣＬ回路を形成する場合において、上記
のととぐカレント・スイッチ回路とエミ、ツタ・フォロ
ワのＶ。。ラインを別個にするときけ、カレント・スイ
ッチ回路とエミッタ・フォロワとはＰ＋型アイソレーシ
ョン領域で囲まれた別々のＮ層の島の上に形成され、か
つ各Ｎ層の島はそれぞれ対応するＶｃｃラインと接触さ
れて、チップ上で最も高い電圧にバイアスされる。
のととぐカレント・スイッチ回路とエミ、ツタ・フォロ
ワのＶ。。ラインを別個にするときけ、カレント・スイ
ッチ回路とエミッタ・フォロワとはＰ＋型アイソレーシ
ョン領域で囲まれた別々のＮ層の島の上に形成され、か
つ各Ｎ層の島はそれぞれ対応するＶｃｃラインと接触さ
れて、チップ上で最も高い電圧にバイアスされる。
しかるに、上記の場合、素子のレイアウトの都合で、カ
レント・スイッチ回路内の抵抗をエミッタ・フォロワが
形成されるＮ層の島の上に形成したい場合がある。しか
し、このようにするとＮ層の島が電源電圧Ｖｃｃに接続
されているため抵抗となるＰ型拡散層とＮ層の島との間
のＰＮ接合に寄生する容量を介してエミッタ・フォロワ
側の電源変動がノイズとしてカレントースイヴチ側に伝
わってしまうことが分かった。
レント・スイッチ回路内の抵抗をエミッタ・フォロワが
形成されるＮ層の島の上に形成したい場合がある。しか
し、このようにするとＮ層の島が電源電圧Ｖｃｃに接続
されているため抵抗となるＰ型拡散層とＮ層の島との間
のＰＮ接合に寄生する容量を介してエミッタ・フォロワ
側の電源変動がノイズとしてカレントースイヴチ側に伝
わってしまうことが分かった。
本発明の一つの目的は、集積回路のノイズ特性を向上す
ることにある。
ることにある。
本発明の一つの目的は、電源電圧の変動に起因する信号
への影響を低減することにある。
への影響を低減することにある。
本発明の一つの目的は、集積回路の低電圧化を可能とす
ることにある。
ることにある。
本発明の一つの目的は、高精度の集積回路に適合したデ
バイス技術を提供することにある。
バイス技術を提供することにある。
本発明の一つの目的は、集積回路におけるクロストーク
を防止することにある〇 本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添附図面からあきらかになるであ
ろう。
を防止することにある〇 本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添附図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわちこの発明は、入力段内の抵抗素子を、出力段が
形成されるＮ層の島の上ではなく、入力段のトランジス
タ素子等が形成されるＮ層の島の上に形成させるように
することによって、出力段における電源電圧の変動の影
響が入力段へ抵抗素子を通って伝わることがないように
したものである。
形成されるＮ層の島の上ではなく、入力段のトランジス
タ素子等が形成されるＮ層の島の上に形成させるように
することによって、出力段における電源電圧の変動の影
響が入力段へ抵抗素子を通って伝わることがないように
したものである。
〔実施例、１〕
第２図は、本発明をＥＣＬ回路からなるバイポーラ集積
回路に適用した場合の一実施例を示す半導体基板の断面
図である。特に制限されないが、Ｐ型シリコンからなる
半導体基板１上には、ひ素もしくはアンチモン等を熱拡
散して部分的に形成されたＮ＋型埋込層２を介して、気
相成長法によりＮ−型エピタキシャル層３が形成されて
いる。
回路に適用した場合の一実施例を示す半導体基板の断面
図である。特に制限されないが、Ｐ型シリコンからなる
半導体基板１上には、ひ素もしくはアンチモン等を熱拡
散して部分的に形成されたＮ＋型埋込層２を介して、気
相成長法によりＮ−型エピタキシャル層３が形成されて
いる。
また、上記Ｎ＋型埋込層２の周囲には、選択的にホウ素
を熱拡散させてＰ型半導体基板１まで達するようにＰ＋
型アイソレーション領域４が形成され、これによってＮ
−型エピタキシャル層３の一部が他の部分から分離され
てＮ層の島が形成されている。
を熱拡散させてＰ型半導体基板１まで達するようにＰ＋
型アイソレーション領域４が形成され、これによってＮ
−型エピタキシャル層３の一部が他の部分から分離され
てＮ層の島が形成されている。
そして、この分離された別々のＮ層の島の上に、ＥＣＬ
回路を構成する入力段としてのカレント・スインチ回路
もしくはエミッタ・フォロワがそれぞれ形成される。つ
１す、Ｎ−型エピタキシャル層３に例えばボロンを選択
熱拡散処理することにより、Ｐ＋型ペース領域５が形成
され、更に、このＰ＋型ペース領域５には、例えばリン
の熱拡散処理によってＮ＋型エミッタ領域６が、−！た
、上記Ｐ＋型ヘベー領域５の近傍のＮ−型エピタキシャ
ル層３内には、同様にリン等の熱拡散処理によってＮ＋
型コレクタ領域７がそれぞれ形成されることにより、Ｎ
ＰＮ型のバイポーラトランジスタが形成される。
回路を構成する入力段としてのカレント・スインチ回路
もしくはエミッタ・フォロワがそれぞれ形成される。つ
１す、Ｎ−型エピタキシャル層３に例えばボロンを選択
熱拡散処理することにより、Ｐ＋型ペース領域５が形成
され、更に、このＰ＋型ペース領域５には、例えばリン
の熱拡散処理によってＮ＋型エミッタ領域６が、−！た
、上記Ｐ＋型ヘベー領域５の近傍のＮ−型エピタキシャ
ル層３内には、同様にリン等の熱拡散処理によってＮ＋
型コレクタ領域７がそれぞれ形成されることにより、Ｎ
ＰＮ型のバイポーラトランジスタが形成される。
また、Ｐ＋型アイソレーション領域４に囲まれたＮ層の
島の上には、Ｎ−エピタキシャル層３０表面に選択的熱
拡散処理を施すことによって抵抗としてのＰ型拡散層８
が形成される。さらに、これらのトランジスタや抵抗素
子が形成された半導体基板表面上には、酸化膜９が形成
され、この酸化膜９には、この上に形成されるアルミ等
の配線ト上記ベース、エミッタおよびコレクタの各領域
５．６．７および抵抗となるＰ型拡散層８の両端との接
触を可能にす、ゐための開孔１０が形成されている。
島の上には、Ｎ−エピタキシャル層３０表面に選択的熱
拡散処理を施すことによって抵抗としてのＰ型拡散層８
が形成される。さらに、これらのトランジスタや抵抗素
子が形成された半導体基板表面上には、酸化膜９が形成
され、この酸化膜９には、この上に形成されるアルミ等
の配線ト上記ベース、エミッタおよびコレクタの各領域
５．６．７および抵抗となるＰ型拡散層８の両端との接
触を可能にす、ゐための開孔１０が形成されている。
しかして・この実施例においては、周囲をＰ＋型アイソ
レーション領域４で囲まれてなる各々のＮ層の高上に、
ＥＣＬ回路を構成する入力段としてのカレント・スイッ
チ回路Ｃ８を構成する各素子もしくは、出力段としての
エミッタ・フォロワを構成する各素子がそれぞれ形成さ
れるようにされている。例えば、第２図に示すＮ層の島
の上に形成されたトランジスタがカレント・スイッーｙ
−Ｃ８内のトランジスタＱ１ もしくｕＱｔ であると
すると、この島の上に形成されたＰ、型拡散層８はコレ
クタ抵抗Ｒ１またはＲ３に対応されることになる。
レーション領域４で囲まれてなる各々のＮ層の高上に、
ＥＣＬ回路を構成する入力段としてのカレント・スイッ
チ回路Ｃ８を構成する各素子もしくは、出力段としての
エミッタ・フォロワを構成する各素子がそれぞれ形成さ
れるようにされている。例えば、第２図に示すＮ層の島
の上に形成されたトランジスタがカレント・スイッーｙ
−Ｃ８内のトランジスタＱ１ もしくｕＱｔ であると
すると、この島の上に形成されたＰ、型拡散層８はコレ
クタ抵抗Ｒ１またはＲ３に対応されることになる。
従って、この場合には、Ｐ型拡散層８の一端はアルミ配
線によってトランジスタのＮ＋型コレクタ領域７に接続
され、他端はカレン）−スイッチ回路用の電源電圧Ｖｃ
ｃ２（グランドレベル）を供給する電源ラインに接続さ
れる◎ 一方、第２図に示すＮ層の島の上に形成されたトランジ
スタがエミッタ・フォロワ用のトランジスタＱ４ もし
くはＱ、であるとすると、この島の上に形成されたＰ型
拡散層８けエミッタ側の抵抗Ｒ４またはＲ３に対応され
ることになる。そして、この場合には、Ｐ型拡散層８の
一端はアルミ配線によってトランジスタのＮ＋型エミッ
タ領域６に接続され、他端は電源電圧ＶＴＴ用の電源ラ
インに接続される。また、トランジスタのＮ＋型コレク
タ領域７はカレント・スインチ回路とは別の電源ライン
ｖｃｃ１（グランドレベル）に接続される。
線によってトランジスタのＮ＋型コレクタ領域７に接続
され、他端はカレン）−スイッチ回路用の電源電圧Ｖｃ
ｃ２（グランドレベル）を供給する電源ラインに接続さ
れる◎ 一方、第２図に示すＮ層の島の上に形成されたトランジ
スタがエミッタ・フォロワ用のトランジスタＱ４ もし
くはＱ、であるとすると、この島の上に形成されたＰ型
拡散層８けエミッタ側の抵抗Ｒ４またはＲ３に対応され
ることになる。そして、この場合には、Ｐ型拡散層８の
一端はアルミ配線によってトランジスタのＮ＋型エミッ
タ領域６に接続され、他端は電源電圧ＶＴＴ用の電源ラ
インに接続される。また、トランジスタのＮ＋型コレク
タ領域７はカレント・スインチ回路とは別の電源ライン
ｖｃｃ１（グランドレベル）に接続される。
さらに、上記の場合、Ｎ層の高上に形成された回路がカ
レント・スイッチ回路のときけ、そのＮ層の島には電源
電圧Ｖｃｃ！が印加され、Ｎ層の島の上に形成された回
路がエミッタ・フォロワのときけ、そのＮ層の島には電
源電圧Ｖ。ＣＩが印加されるようにされている〇 このように、上記実施例においては、カレント・スイッ
チ回路を構成する抵抗ＲＩ−Ｒｓ ｉ’ｉ、カレント・
スイッチ回路ヲ構成するトランジスタＱ１〜Ｑ３が形成
されるＮ層の島の上に形成されるよう処されている。そ
のため、エミッタ・フォロワが形成されたＮ層の島の電
位が、エミッタ・フォロワが動作されてトランジスタＱ
、、Ｑ、に大きな電流が流されたりして電源電圧ＶＣＣ
Ｉが変動されるその影響を受けて変動したとしても、カ
レント・スイッチ回路側にノイズとして伝わるおそれは
ない。
レント・スイッチ回路のときけ、そのＮ層の島には電源
電圧Ｖｃｃ！が印加され、Ｎ層の島の上に形成された回
路がエミッタ・フォロワのときけ、そのＮ層の島には電
源電圧Ｖ。ＣＩが印加されるようにされている〇 このように、上記実施例においては、カレント・スイッ
チ回路を構成する抵抗ＲＩ−Ｒｓ ｉ’ｉ、カレント・
スイッチ回路ヲ構成するトランジスタＱ１〜Ｑ３が形成
されるＮ層の島の上に形成されるよう処されている。そ
のため、エミッタ・フォロワが形成されたＮ層の島の電
位が、エミッタ・フォロワが動作されてトランジスタＱ
、、Ｑ、に大きな電流が流されたりして電源電圧ＶＣＣ
Ｉが変動されるその影響を受けて変動したとしても、カ
レント・スイッチ回路側にノイズとして伝わるおそれは
ない。
つまり、仮にエミッタ・フォロワ用トランジスタＱ、、
Ｑ、が形成されたＮ層の島の上にカレント・スイッチ回
路用の抵抗となるＰ型拡散層８が形成されていたとする
と、このＰ型拡散層８とＮ−型エピタキシャル層３との
間のＰＮ接合に寄生する容量を介してＮ層の島の電源変
動が抵抗を介してカレント拳スイッチ回路側に伝わって
、出力信号にノイズがのってし１つおそれがあるが、本
実施例においては、そのようなおそれがなくなる。
Ｑ、が形成されたＮ層の島の上にカレント・スイッチ回
路用の抵抗となるＰ型拡散層８が形成されていたとする
と、このＰ型拡散層８とＮ−型エピタキシャル層３との
間のＰＮ接合に寄生する容量を介してＮ層の島の電源変
動が抵抗を介してカレント拳スイッチ回路側に伝わって
、出力信号にノイズがのってし１つおそれがあるが、本
実施例においては、そのようなおそれがなくなる。
なお、上記実施例では、Ｐ型シリコン半導体基板上に設
けられたＮ層の島の上にトランジスタと抵抗を形成する
ようにしたものについて説明したが、この発明はこれに
限定されるものではなく、例えば、Ｎ型半導体基板上回
路を形成する場合にも適用できるものである。
けられたＮ層の島の上にトランジスタと抵抗を形成する
ようにしたものについて説明したが、この発明はこれに
限定されるものではなく、例えば、Ｎ型半導体基板上回
路を形成する場合にも適用できるものである。
〔実施例、２〕
第３図は本発明をＥＣＬ回路からなるアイソ・プレーナ
型バイポーラ集積回路に適用した場合の一実施例を示す
半導体基板の断面図である。
型バイポーラ集積回路に適用した場合の一実施例を示す
半導体基板の断面図である。
第３図において、１１はＰ型Ｓｉ基板、１２ばＮ型埋込
層、１３はＰ型アイソレーション拡散層、】４はフィー
ルドＬｏｃｏｓ酸化膜、１５はデバイス領域上に形成し
た酸化膜（Ｓ ｉ Ｏ２）、１６はＮ型エピタキシ層、
１７はＰ型のベース拡散領域、１８は高濃度のＮ型エミ
ッｌ拡散領域、１９はコ１／クタ・コンタクト用高濃度
Ｎ型拡散領域、２０は拡散抵抗形成用のＰ型半導体領域
、Ｅｆｉエミッタ電極、Ｃはコレクタ電極、ＶｉｎはＥ
ＣＬ回路の入力端子、ｖＣＣ２は入力ゲートを構成する
トランジスタの１つの電源端子である。
層、１３はＰ型アイソレーション拡散層、】４はフィー
ルドＬｏｃｏｓ酸化膜、１５はデバイス領域上に形成し
た酸化膜（Ｓ ｉ Ｏ２）、１６はＮ型エピタキシ層、
１７はＰ型のベース拡散領域、１８は高濃度のＮ型エミ
ッｌ拡散領域、１９はコ１／クタ・コンタクト用高濃度
Ｎ型拡散領域、２０は拡散抵抗形成用のＰ型半導体領域
、Ｅｆｉエミッタ電極、Ｃはコレクタ電極、ＶｉｎはＥ
ＣＬ回路の入力端子、ｖＣＣ２は入力ゲートを構成する
トランジスタの１つの電源端子である。
たとえば、入力ゲートを構成するトランジスタのコレク
タに接続された抵抗、Ｑｌに対して、抵抗Ｒ１をトラン
ジスタＱ１ と同一の埋込層上に作製する。２０のＰ型
領域はベース拡散１７とは異なるインオ打込によって構
成してもよいし、ベース拡散と同一の工程によって作製
してもよい。
タに接続された抵抗、Ｑｌに対して、抵抗Ｒ１をトラン
ジスタＱ１ と同一の埋込層上に作製する。２０のＰ型
領域はベース拡散１７とは異なるインオ打込によって構
成してもよいし、ベース拡散と同一の工程によって作製
してもよい。
入力ゲートを構成する拡散抵抗は、上記の如く、入力ゲ
ートを構成するトランジスタと同一の埋込層上に作成し
てもよいし、また、電位的に安定した適当な埋込層上の
エピタキシ領域上に作製してもよい。その他の詳細は、
実施例、１とほぼ同様である。
ートを構成するトランジスタと同一の埋込層上に作成し
てもよいし、また、電位的に安定した適当な埋込層上の
エピタキシ領域上に作製してもよい。その他の詳細は、
実施例、１とほぼ同様である。
このように１本発明は、一般のプレーナプロセルによる
ものに限らず、アイソプレーナ型及びアイランド全体を
誘電体分離するもの及び、Ｕ型Ｖ型などの絶縁物が埋め
こまれた溝により分離するものにも適用できる。
ものに限らず、アイソプレーナ型及びアイランド全体を
誘電体分離するもの及び、Ｕ型Ｖ型などの絶縁物が埋め
こまれた溝により分離するものにも適用できる。
入力段の抵抗素子を入力段を構成するトランジ？り素子
が形成される電気的に分離された島領域の上に形成する
ことによって、出力段等のコレクタ電位の変動の大きい
島領域中に形成した場合に比較して、出力段等の電流の
増減に伴なう電源電圧の変動の影響が入力段に伝わらな
いようにすることができる。すなわち、カレントスイッ
チ回路は定電流源につながっているので、ゲート回路を
構成スるトランジスタのコレクタに接続された抵抗の電
源端の電位は、出力信号が変動してもほとんど影響され
ない。
が形成される電気的に分離された島領域の上に形成する
ことによって、出力段等のコレクタ電位の変動の大きい
島領域中に形成した場合に比較して、出力段等の電流の
増減に伴なう電源電圧の変動の影響が入力段に伝わらな
いようにすることができる。すなわち、カレントスイッ
チ回路は定電流源につながっているので、ゲート回路を
構成スるトランジスタのコレクタに接続された抵抗の電
源端の電位は、出力信号が変動してもほとんど影響され
ない。
また、このことは、同一のＥＣＬゲート内のカレントス
イッチ回路の抵抗とエミッタフォロア出力回路の間でも
効果があると同時に異なるＥＣＬゲート内のカレントス
イッチ回路の抵抗とエミッタ７オロア出力の間について
も効果がある。後者の場合は、異なる′信号間のクロス
トークを防止するという特有の効果がある。ＥＣＬ回路
のように抵抗素子を有する入力段と出力段とからなる論
理ゲート回路を有するＬＳＩにおいて、入力段（カレン
ト・スイッチ回路）と出力段（エミツタ・フォロワ）と
に共通の電源電圧をそれぞれ別個の電源ラインによって
入力段と出力段に供給させるとともに、少なくとも入力
段の抵抗素子は入力段を構成するトランジスタ素子が形
成される電気的に分離された領域（Ｎ層の島）の上に形
成するようにしたので、出力段に流される電流の増減に
伴なう電源電圧の変動の影響が入力段に伝わらないよう
にされ、これによってＬＳＩのノイズ特性が向上される
ようになるという効果がある。
イッチ回路の抵抗とエミッタフォロア出力回路の間でも
効果があると同時に異なるＥＣＬゲート内のカレントス
イッチ回路の抵抗とエミッタ７オロア出力の間について
も効果がある。後者の場合は、異なる′信号間のクロス
トークを防止するという特有の効果がある。ＥＣＬ回路
のように抵抗素子を有する入力段と出力段とからなる論
理ゲート回路を有するＬＳＩにおいて、入力段（カレン
ト・スイッチ回路）と出力段（エミツタ・フォロワ）と
に共通の電源電圧をそれぞれ別個の電源ラインによって
入力段と出力段に供給させるとともに、少なくとも入力
段の抵抗素子は入力段を構成するトランジスタ素子が形
成される電気的に分離された領域（Ｎ層の島）の上に形
成するようにしたので、出力段に流される電流の増減に
伴なう電源電圧の変動の影響が入力段に伝わらないよう
にされ、これによってＬＳＩのノイズ特性が向上される
ようになるという効果がある。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
以上の説明では主としてこの発明をＥＣＬ回路を論理ゲ
ート回路として有するバイポーラＬＳＩに適用した場合
について説明したが、この発明は例えば、ＮＴＬ回路（
ノン・スレッショールド・ロジック回路）を論理ゲート
回路として有するＬＳＩその他電源電圧（グランド）ラ
インを分離して製造するＬＳＩ全般に利用できるもので
ある。
ート回路として有するバイポーラＬＳＩに適用した場合
について説明したが、この発明は例えば、ＮＴＬ回路（
ノン・スレッショールド・ロジック回路）を論理ゲート
回路として有するＬＳＩその他電源電圧（グランド）ラ
インを分離して製造するＬＳＩ全般に利用できるもので
ある。
１ 第１図は本発明者が本発明に先たち考
えたＥＣＬ回路の構成を示す回路図、 第２図は本発明の一実施例を示す半導体基板の要部の断
面構造図である。 第３図は、本発明の他の実施例を示す半導体基板の要部
の断面構造図である。 Ｃ８・・入力段（カレント・スイッチ回路）、ＥＦＩ
、ＥＦ２・・・出力段（エミ、ツタ・７オロワ）、１・
・半導体基板、２・・埋込層、３・・・エピタキシャル
層、４・・アイソレーション領域、Ｒ９８・・抵抗素子
（拡散層）。 代理人 弁理士 高 橋 明 夫
えたＥＣＬ回路の構成を示す回路図、 第２図は本発明の一実施例を示す半導体基板の要部の断
面構造図である。 第３図は、本発明の他の実施例を示す半導体基板の要部
の断面構造図である。 Ｃ８・・入力段（カレント・スイッチ回路）、ＥＦＩ
、ＥＦ２・・・出力段（エミ、ツタ・７オロワ）、１・
・半導体基板、２・・埋込層、３・・・エピタキシャル
層、４・・アイソレーション領域、Ｒ９８・・抵抗素子
（拡散層）。 代理人 弁理士 高 橋 明 夫
Claims (1)
- ■、抵抗素子を備えた入力段と出力段とからなる論理ゲ
ート回路を有する半導体集積回路であって、上記入力段
と出力段とに共通の電源電圧をそれぞれ別個の電源ライ
ンによって入力段と出力段に供給させるとともに、少な
くとも入力段の抵抗素子は入力段を構成するトランジス
タ素子が形成されている電気的に分離された領域の中に
形成するようにした半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10583583A JPS59231918A (ja) | 1983-06-15 | 1983-06-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10583583A JPS59231918A (ja) | 1983-06-15 | 1983-06-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59231918A true JPS59231918A (ja) | 1984-12-26 |
Family
ID=14418090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10583583A Pending JPS59231918A (ja) | 1983-06-15 | 1983-06-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231918A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168219A (en) * | 1988-10-31 | 1992-12-01 | Fujitsu Limited | Integrated circuit device having signal discrimination circuit and method of testing the same |
-
1983
- 1983-06-15 JP JP10583583A patent/JPS59231918A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168219A (en) * | 1988-10-31 | 1992-12-01 | Fujitsu Limited | Integrated circuit device having signal discrimination circuit and method of testing the same |
| US5304923A (en) * | 1988-10-31 | 1994-04-19 | Fujitsu Limited | Integrated circuit device having signal discrimination circuit and method of testing the same |
| US5365167A (en) * | 1988-10-31 | 1994-11-15 | Fujitsu Limited | Integrated circuit device having signal discrimination circuit and method of testing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Hart et al. | Integrated injection logic: A new approach to LSI | |
| US4425516A (en) | Buffer circuit and integrated semiconductor circuit structure formed of bipolar and CMOS transistor elements | |
| US4853646A (en) | Temperature compensated bipolar circuits | |
| US3866066A (en) | Power supply distribution for integrated circuits | |
| CA1097752A (en) | Current mirror circuit | |
| US4158782A (en) | I2 L interface with external inputs and method thereof | |
| JPS59231918A (ja) | 半導体集積回路 | |
| US4595942A (en) | Integrated circuit | |
| JPS58130557A (ja) | Ｃｍｏｓ装置 | |
| US4160990A (en) | Semiconductor devices and circuit arrangements including such devices | |
| JPH0418459B2 (ja) | ||
| RU1759197C (ru) | Входной элемент планарно-эпитаксиальной интегральной схемы | |
| US4641047A (en) | Complex direct coupled transistor logic | |
| JPS6051273B2 (ja) | 半導体出力回路 | |
| JPH02132854A (ja) | エミッタカップルドロジック回路 | |
| JPS60254651A (ja) | Ｃｍｏｓ回路の入力保護回路 | |
| EP0172174A1 (en) | Method for eliminating latch-up and analog signal error due to substrate injection in integrated circuits with a vertical power output transistor | |
| JPS5984541A (ja) | 半導体装置 | |
| JPS61150229A (ja) | 集積回路 | |
| JPH01155652A (ja) | ＢｉＭＯＳ半導体集積回路 | |
| JPS61101048A (ja) | 半導体集積回路装置 | |
| JPS5886769A (ja) | 横型ｐｎｐトランジスタ | |
| JPH1050854A (ja) | 半導体集積回路 | |
| JPS639410B2 (ja) | ||
| JPH06350037A (ja) | バイポーラ型半導体集積回路 |