JPH1050854A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1050854A JPH1050854A JP9132897A JP13289797A JPH1050854A JP H1050854 A JPH1050854 A JP H1050854A JP 9132897 A JP9132897 A JP 9132897A JP 13289797 A JP13289797 A JP 13289797A JP H1050854 A JPH1050854 A JP H1050854A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000002955 isolation Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000010586 diagram Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 238000001465 metallisation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0826—Combination of vertical complementary transistors
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Abstract
(57)【要約】
【課題】 アイソレーションされたＰＮＰトランジスタ
を有する半導体集積回路の安定性を改善する。 【解決手段】 Ｐ形基板１４に形成された１つのＰＮＰ
トランジスタ（１８、２６、２７）がＮ形アイソレーシ
ョンウエル（２２、１５、２３）によってこの基板１４
から隔離される。このアイソレーションウエル（２２、
１５、２３）の電位は、抵抗器をこのトランジスタのベ
ース２６とウエル（２２、１５、２３）との間に接続す
ることによって制御される。上記抵抗器はＮ形アイソレ
ーションウエル（２４、１６、２５）中のＰ形層２０に
よって形成され、表面のメタライズ層２８、３０によっ
て上記トランジスタのアイソレーション領域２３とベー
ス２６間に接続される。上記抵抗器のＮ形アイソレーシ
ョンウエル（２４、１６、２５）は別のメタライズ層２
９によって上記トランジスタのエミッタに接続されるこ
とが好ましい。
を有する半導体集積回路の安定性を改善する。 【解決手段】 Ｐ形基板１４に形成された１つのＰＮＰ
トランジスタ（１８、２６、２７）がＮ形アイソレーシ
ョンウエル（２２、１５、２３）によってこの基板１４
から隔離される。このアイソレーションウエル（２２、
１５、２３）の電位は、抵抗器をこのトランジスタのベ
ース２６とウエル（２２、１５、２３）との間に接続す
ることによって制御される。上記抵抗器はＮ形アイソレ
ーションウエル（２４、１６、２５）中のＰ形層２０に
よって形成され、表面のメタライズ層２８、３０によっ
て上記トランジスタのアイソレーション領域２３とベー
ス２６間に接続される。上記抵抗器のＮ形アイソレーシ
ョンウエル（２４、１６、２５）は別のメタライズ層２
９によって上記トランジスタのエミッタに接続されるこ
とが好ましい。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路
（ＩＣ）に関し、詳しく言うと、限定するものではない
が、Ｐ形基板内又は上に形成される半導体集積回路に関
する。
（ＩＣ）に関し、詳しく言うと、限定するものではない
が、Ｐ形基板内又は上に形成される半導体集積回路に関
する。
【０００２】
【従来の技術】Ｐ形基板内又は上に主としてＮＰＮトラ
ンジスタが形成されている集積回路に１つのＰＮＰトラ
ンジスタを提供する必要がある場合、このＰＮＰトラン
ジスタの周りにアイソレーション（隔離）手段を設ける
必要があり、そしてこのアイソレーション手段の電位
は、任意固有の寄生ジャンクション（接合）又はデバイ
スを作動（オン）させないように、制御されなければな
らない。従って、アイソレーション手段がＰ形基板中の
Ｎ形ウエルである場合には、このウエル物質はＰＮＰデ
バイスのベース電極に等しいか、それより高い正の電位
に接続されなければならない。
ンジスタが形成されている集積回路に１つのＰＮＰトラ
ンジスタを提供する必要がある場合、このＰＮＰトラン
ジスタの周りにアイソレーション（隔離）手段を設ける
必要があり、そしてこのアイソレーション手段の電位
は、任意固有の寄生ジャンクション（接合）又はデバイ
スを作動（オン）させないように、制御されなければな
らない。従って、アイソレーション手段がＰ形基板中の
Ｎ形ウエルである場合には、このウエル物質はＰＮＰデ
バイスのベース電極に等しいか、それより高い正の電位
に接続されなければならない。
【０００３】
【発明が解決しようとする課題】従来、接続先の選択
は、少なくともある程度までは、取り扱われる信号の性
質に依存していた。直線性に関する適用例では、アイソ
レーション手段は、例えば図１に示すように、また、図
３の等価回路に示すように、ＰＮＰトランジスタのエミ
ッタに接続されている。図３の等価回路には、基板とＮ
形ウエル間、及びコレクタとＮ形ウエル間にそれぞれ形
成されたＰ−Ｎジャンクションを表す２つのダイオード
３及び４が図示されている。これらジャンクションの存
在は比較的低入力キャパシタンスをそのベース電極に有
するトランジスタ２を提供するが、このトランジスタ２
は飽和電圧が高いという欠点を持つ。
は、少なくともある程度までは、取り扱われる信号の性
質に依存していた。直線性に関する適用例では、アイソ
レーション手段は、例えば図１に示すように、また、図
３の等価回路に示すように、ＰＮＰトランジスタのエミ
ッタに接続されている。図３の等価回路には、基板とＮ
形ウエル間、及びコレクタとＮ形ウエル間にそれぞれ形
成されたＰ−Ｎジャンクションを表す２つのダイオード
３及び４が図示されている。これらジャンクションの存
在は比較的低入力キャパシタンスをそのベース電極に有
するトランジスタ２を提供するが、このトランジスタ２
は飽和電圧が高いという欠点を持つ。
【０００４】一方、スイッチングに関する適用例では、
アイソレーション手段は、例えば図２に示すように、ま
た、図４の等価回路に示すように、ＰＮＰトランジスタ
のベースに接続されている。この場合には、２つのＰ−
Ｎジャンクション３、４は飽和電圧が図１のデバイスの
約１／２のトランジスタ２を提供する。これはスイッチ
ングの適用例においては有用であるが、しかし、入力キ
ャパシタンスが増大するという欠点を伴う。このキャパ
シタンスは図１のデバイスのベース入力キャパシタンス
の７倍もあり、回路の安定性に関して問題がある。
アイソレーション手段は、例えば図２に示すように、ま
た、図４の等価回路に示すように、ＰＮＰトランジスタ
のベースに接続されている。この場合には、２つのＰ−
Ｎジャンクション３、４は飽和電圧が図１のデバイスの
約１／２のトランジスタ２を提供する。これはスイッチ
ングの適用例においては有用であるが、しかし、入力キ
ャパシタンスが増大するという欠点を伴う。このキャパ
シタンスは図１のデバイスのベース入力キャパシタンス
の７倍もあり、回路の安定性に関して問題がある。
【０００５】
【課題を解決するための手段】この発明の第１の面によ
れば、第１の導電形のアイソレーション手段がこの第１
の導電形とは反対の導電形の半導体基板に形成されたバ
イポーラトランジスタの周りに設けられた半導体集積回
路において、上記アイソレーション手段を上記バイポー
ラトランジスタのベース電極に接続するために上記基板
中に抵抗器手段が形成される。
れば、第１の導電形のアイソレーション手段がこの第１
の導電形とは反対の導電形の半導体基板に形成されたバ
イポーラトランジスタの周りに設けられた半導体集積回
路において、上記アイソレーション手段を上記バイポー
ラトランジスタのベース電極に接続するために上記基板
中に抵抗器手段が形成される。
【０００６】この発明の第２の面によれば、複数個のＮ
ＰＮバイポーラトランジスタがＰ形基板に形成された半
導体集積回路において、１つのＰＮＰバイポーラトラン
ジスタが上記基板に形成されたＮ形ウエルに形成され、
かつ上記Ｎ形ウエルを上記ＰＮＰバイポーラトランジス
タのベース電極に接続するために上記基板中又は上に抵
抗器手段が形成される。
ＰＮバイポーラトランジスタがＰ形基板に形成された半
導体集積回路において、１つのＰＮＰバイポーラトラン
ジスタが上記基板に形成されたＮ形ウエルに形成され、
かつ上記Ｎ形ウエルを上記ＰＮＰバイポーラトランジス
タのベース電極に接続するために上記基板中又は上に抵
抗器手段が形成される。
【０００７】上記抵抗器手段は別個のＮ形ウエルに形成
されることが好ましい。以下、この発明による半導体集
積回路の実施の形態について、添付図面を参照して単な
る例示として説明する。
されることが好ましい。以下、この発明による半導体集
積回路の実施の形態について、添付図面を参照して単な
る例示として説明する。
【０００８】
【発明の実施の形態】上記したように、図１及び図２は
Ｎ形プロセスの集積回路に形成されたＰＮＰトランジス
タを表すシンボルをそれぞれ示し、図３及び図４は、ト
ランジスタ２の周囲を取り囲むそれぞれのアイソレーシ
ョン手段１がそれぞれのトランジスタ２のエミッタ電極
及びベース電極にそれぞれ接続されているそれぞれの等
価回路を示す。
Ｎ形プロセスの集積回路に形成されたＰＮＰトランジス
タを表すシンボルをそれぞれ示し、図３及び図４は、ト
ランジスタ２の周囲を取り囲むそれぞれのアイソレーシ
ョン手段１がそれぞれのトランジスタ２のエミッタ電極
及びベース電極にそれぞれ接続されているそれぞれの等
価回路を示す。
【０００９】図５を参照すると、この発明によれば、ア
イソレーション手段１は、例えば８０ＫΩ（キロオー
ム）の抵抗値を有する抵抗器５を通じてトランジスタ２
のベース電極に接続されている。この抵抗器５のアイソ
レーション手段６はトランジスタ２のエミッタ電極に接
続することができる。
イソレーション手段１は、例えば８０ＫΩ（キロオー
ム）の抵抗値を有する抵抗器５を通じてトランジスタ２
のベース電極に接続されている。この抵抗器５のアイソ
レーション手段６はトランジスタ２のエミッタ電極に接
続することができる。
【００１０】図６を参照すると、トランジスタ２及び抵
抗器５はＰ形基板中の隣接するＮ形ウエル７及び８に形
成されており、トランジスタ２はウエル７内のＰ形、Ｎ
形、Ｐ形の連続するドーピング層１０、１１及び１２と
して形成され、一方、抵抗器５はウエル８中のＰ形ドー
ピング層１３として形成されている。図示するように、
Ｎ形ウエル７は抵抗器５を形成するドーピング層１３の
一端に接続され、このドーピング層１３の他端はＮ形ド
ーピング層１１に接続さている。Ｎ形ウエル８はＰ形ド
ーピング層１２に接続されている。これら接続は例え
ば、表面のメタライズ（金属化）層によって行ってもよ
い。
抗器５はＰ形基板中の隣接するＮ形ウエル７及び８に形
成されており、トランジスタ２はウエル７内のＰ形、Ｎ
形、Ｐ形の連続するドーピング層１０、１１及び１２と
して形成され、一方、抵抗器５はウエル８中のＰ形ドー
ピング層１３として形成されている。図示するように、
Ｎ形ウエル７は抵抗器５を形成するドーピング層１３の
一端に接続され、このドーピング層１３の他端はＮ形ド
ーピング層１１に接続さている。Ｎ形ウエル８はＰ形ド
ーピング層１２に接続されている。これら接続は例え
ば、表面のメタライズ（金属化）層によって行ってもよ
い。
【００１１】図５及び図６に示された接続は、入力キャ
パシタンスが僅かに増大するけれど、飽和電圧を増大さ
せないで入力キャパシタンスを低い値に保持する。抵抗
器５を設けることはチップ面積をより多く専有し、アイ
ソレーションキャパシタンス及び抵抗器５の時定数が回
路のスイッチング時定数の近傍でないように構成しなけ
ればならない。しかし、抵抗器５はトランジスタ２の電
流駆動能力を１００％増大させ、トランジスタ２が組み
込まれている回路の安定性を改善する。
パシタンスが僅かに増大するけれど、飽和電圧を増大さ
せないで入力キャパシタンスを低い値に保持する。抵抗
器５を設けることはチップ面積をより多く専有し、アイ
ソレーションキャパシタンス及び抵抗器５の時定数が回
路のスイッチング時定数の近傍でないように構成しなけ
ればならない。しかし、抵抗器５はトランジスタ２の電
流駆動能力を１００％増大させ、トランジスタ２が組み
込まれている回路の安定性を改善する。
【００１２】図７を参照すると、Ｐ形基板に基づいた図
６の集積回路の実際の具体例が示されている。この構造
は次の態様で形成された。最初に、Ｎ＋領域１５、１６
が拡散により基板１４に形成された。次に、Ｎ＋領域１
５、１６を埋めるＰ形のエピタキシャル層１７〜２１が
形成された。次に、Ｐ形のエピタキシャル層の領域１
８、２０が、埋められたＮ＋形層１５、１６に対してＮ
＋形領域２２〜２５を拡散することによって、基板１４
から隔離された。これら領域（アイソレーション領域）
２２〜２５、及び埋められていないＮ＋領域１５、１６
は本質的に包囲体を形成する。ＰＮＰトランジスタ２
は、Ｎ形の浅い拡散層２６及びＰ形の浅い拡散層２７に
よって、隔離されたＰ形領域１８中に形成された。
６の集積回路の実際の具体例が示されている。この構造
は次の態様で形成された。最初に、Ｎ＋領域１５、１６
が拡散により基板１４に形成された。次に、Ｎ＋領域１
５、１６を埋めるＰ形のエピタキシャル層１７〜２１が
形成された。次に、Ｐ形のエピタキシャル層の領域１
８、２０が、埋められたＮ＋形層１５、１６に対してＮ
＋形領域２２〜２５を拡散することによって、基板１４
から隔離された。これら領域（アイソレーション領域）
２２〜２５、及び埋められていないＮ＋領域１５、１６
は本質的に包囲体を形成する。ＰＮＰトランジスタ２
は、Ｎ形の浅い拡散層２６及びＰ形の浅い拡散層２７に
よって、隔離されたＰ形領域１８中に形成された。
【００１３】トランジスタ２のベース領域（Ｎ形拡散
層）２６は結線３０によりＰ形領域２０に接続され、こ
のＰ形領域２０からアイソレーション領域２３に１つの
結線２８がなされる。抵抗器５のアイソレーション領域
２４はトランジスタ２のエミッタ領域（Ｐ形拡散層）２
７に結線２９を通じて接続されることが好ましい。これ
ら結線２８〜３０は表面のメタライズ層によって行なえ
る。浅いＰ＋領域がウェーハ全体上に形成され、抵抗器
を製造するために必要な面積抵抗率又はシート抵抗を与
えるようにしてもよい。
層）２６は結線３０によりＰ形領域２０に接続され、こ
のＰ形領域２０からアイソレーション領域２３に１つの
結線２８がなされる。抵抗器５のアイソレーション領域
２４はトランジスタ２のエミッタ領域（Ｐ形拡散層）２
７に結線２９を通じて接続されることが好ましい。これ
ら結線２８〜３０は表面のメタライズ層によって行なえ
る。浅いＰ＋領域がウェーハ全体上に形成され、抵抗器
を製造するために必要な面積抵抗率又はシート抵抗を与
えるようにしてもよい。
【図１】既知の形式の集積回路をシンボル的に示す回路
図である。
図である。
【図２】既知の形式の集積回路をシンボル的に示す回路
図である。
図である。
【図３】図１の集積回路の等価回路図である。
【図４】図２の集積回路の等価回路図である。
【図５】この発明による集積回路の一実施例をシンボル
的に示す回路図である。
的に示す回路図である。
【図６】この発明による集積回路の一実施例を構造的に
例示する概略図である。
例示する概略図である。
【図７】図６の集積回路の実際の具体例を例示する構造
図である。
図である。
１：アイソレーション手段 ２：トランジスタ ３、４：ダイオード ５：抵抗器 ６：抵抗器５のアイソレーション手段 ７、８：Ｎ形ウエル ９、１４：Ｐ形基板 １０、１２、１３：Ｐ形のドーピング層 １１：Ｎ形ドーピング層 １５、１６：Ｎ＋領域 １７〜２１：Ｐ形エピタキシャル層 ２２〜２５：Ｎ＋形領域 ２６：Ｎ形の浅い拡散層 ２７：Ｐ形の浅い拡散層
Claims (4)
- 【請求項１】 第１の導電形のアイソレーション手段が
この第１の導電形とは反対の導電形の半導体基板に形成
されたバイポーラトランジスタの周りに設けられた半導
体集積回路において、前記アイソレーション手段を前記
バイポーラトランジスタのベース電極に接続するために
前記基板中に抵抗器手段が形成されていることを特徴と
する半導体集積回路。 - 【請求項２】 複数個のＮＰＮバイポーラトランジスタ
がＰ形基板に形成された半導体集積回路において、１つ
のＰＮＰバイポーラトランジスタが前記基板に形成され
たＮ形ウエルに形成され、かつ前記Ｎ形ウエルを前記Ｐ
ＮＰバイポーラトランジスタのベース電極に接続するた
めに前記基板に抵抗器手段が形成されていることを特徴
とする半導体集積回路。 - 【請求項３】 前記抵抗器手段は別個のＮ形ウエルに形
成されることを特徴とする請求項２に記載の半導体集積
回路。 - 【請求項４】 前記別個のＮ形ウエルは前記ＰＮＰトラ
ンジスタのエミッタ電極に接続されることを特徴とする
請求項３に記載の半導体集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9609276.2 | 1996-05-07 | ||
| GBGB9609276.2A GB9609276D0 (en) | 1996-05-07 | 1996-05-07 | Integrated bipolar PNP transistors |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050854A true JPH1050854A (ja) | 1998-02-20 |
Family
ID=10793140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9132897A Pending JPH1050854A (ja) | 1996-05-07 | 1997-05-07 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0807969A1 (ja) |
| JP (1) | JPH1050854A (ja) |
| GB (2) | GB9609276D0 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2344689A (en) * | 1998-12-07 | 2000-06-14 | Ericsson Telefon Ab L M | Analogue switch |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1559610A (ja) * | 1967-06-30 | 1969-03-14 | ||
| GB1405503A (en) * | 1972-11-16 | 1975-09-10 | Texas Instruments Inc | Integrated circuits |
| US4786961A (en) * | 1986-02-28 | 1988-11-22 | General Electric Company | Bipolar transistor with transient suppressor |
| US5212618A (en) * | 1990-05-03 | 1993-05-18 | Linear Technology Corporation | Electrostatic discharge clamp using vertical NPN transistor |
-
1996
- 1996-05-07 GB GBGB9609276.2A patent/GB9609276D0/en active Pending
-
1997
- 1997-04-03 GB GB9706740A patent/GB2312987A/en not_active Withdrawn
- 1997-04-15 EP EP97302567A patent/EP0807969A1/en not_active Withdrawn
- 1997-05-07 JP JP9132897A patent/JPH1050854A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0807969A1 (en) | 1997-11-19 |
| GB9706740D0 (en) | 1997-05-21 |
| GB2312987A (en) | 1997-11-12 |
| GB9609276D0 (en) | 1996-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20040322 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050524 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20060613 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20061116 Free format text: JAPANESE INTERMEDIATE CODE: A02 |