KR950034757A - 반도체 집적 회로 - Google Patents
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Abstract
PNP 트랜지스터 내장의 스파크 킬러 다이오드 D의 직렬 저항을 감소시킴으로써 보호 동작을 완전한 것으로 하는 것을 목적으로 한다.
하나의 아이랜드 영역(15)에 복수의 종형 PNP 트랜지스터를 배치한다. 개개의 PNP 트랜지스터는 콜렉터매립층(16)과 콜렉터 도출 영역(17)을 이간시킴으로써 전기적으로 분리한다. 외측의 아이랜드 영역(21)과 에미터 영역(19)를 전위적으로 접속함으로써 콜렉터와 아이랜드 영역(15)와의 PN 접합을 스파크 킬러 다이오드 D로 한다. 외측 아이랜드 영역(21)에 N+형의 저저항 영역(22)를 설치하고, 저저항 영역(22)에서 PNP 트랜지스터를 둘러싼다. 저저항 영역(22)는 모든 PNP 트랜지스터에서 공통이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 설명하기 위한 단면도, 제2도는 본 발명을 설명하기 위한 평면도, 제3도는 본 발명을 설명하기 위한 평면도, 제4도는 본 발명을 설명하기 위한 특성도, 제5도는 본 발명의 다른 실시예를 설명하기 위한 회로도.
Claims (4)
- 출력 트랜지스터로서의 PNP 트랜지스터를 복수개 갖고, 콜렉터가 출력 단자로 되는 코일 부하 구동용 반도체 집적 회로에 있어서 상기 PNP 트랜지스터는 P형 반도체 기판 위에 형성된 N형 에피택셜층과, 상기 에피택셜층을 관통하여 복수의 아이랜드 영역을 형성하는 P+형 분리 영역과, 상기 아이랜드 영역의 바닥부의 상기 기판과 상기 에피택셜층 사이에 형성된 N+형의 매립층, 상기 매립층과 상기 아이랜드 영역 사이에 형성된 P+형 콜렉터 매립층과, 상기 아이랜드 영역 표면으로 부터 상기 콜렉터 매립층까지 도달하는 P+형 콜렉터 도출 영역 및 상기 콜렉터 매립층과 상기 콜렉터 도출 영역으로 둘러싸인 영역을 베이스 영역으로 해서 상기 베이스 영역의 표면에 형성된 P형 에미터 영역 및 N+형의 베이스 콘택트 영역을 갖고, 상기 PNP 트랜지스터의 콜렉터와 상기 아이랜드 영역 또는 상기 매립층과의 PN 접합을 상기 PNP 트랜지스터의 에미터ㆍ콜렉터간의 스파크 킬러 다이오드로 하는 상기 외측 아이랜드 영역과 상기 에미터 영역을 전기적으로 접속한 반도체 집적 회로에 있어서, 상기 복수개의 PNP 트랜지스터를 동일한 아이랜드 영역 내에 배치하고, 상기 외측 아이랜드 영역에 상기 아이랜드 영역 표면으로부터 상기 매립층에 도달하는 저저항 영역을 적어도 상기 복수개의 PNP 트랜지스터의 전체를 둘러싸도록 배치한 것을 특징으로 하는 반도체 집적 회로.
- 제1항에 있어서, 상기 저저항 영역을 상기 복수개의 PNP 트랜지스터를 각각 둘러싸도록 배치한 것을 특징으로 하는 반도체 집적 회로.
- 제1항에 있어서, 상기 PNP 트랜지스터를 형성한 아이랜드 영역을 NPN 트랜지스터와 소신호 회로부 사이에 배치하고, 상기 아이랜드 영역은 반도체 칩의 거의 전부를 횡단한 것을 특징으로 하는 반도체 집적 회로.
- 제1항에 있어서, 상기 PNP 트랜지스터를 형성한 아이랜드 영역을 상기 NPN 트랜지스터의 각각의 사이에도 배치한 것을 특징으로 하는 반도체 집적 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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