KR970024165A - 반도체 집적 회로 및 그 제조 방법(A Semiconductor Integrated Circuit and Its Fabricating Method) - Google Patents

반도체 집적 회로 및 그 제조 방법(A Semiconductor Integrated Circuit and Its Fabricating Method) Download PDF

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Abstract

2단 에피택셜 구조에 의해, 포화 전압이 작은 종형 PNP 트랜지스터와, 기판으로의 누설 전류가 적은 대전류용의 다이오드 소자를 효율적으로 집적화한다. 기판(25) 표면에 N+ 매립층(26)을 형성한다. 기판(25) 상에 제1 및 제2 에피택셜층(44, 45)을 형성한다. 제1 에피택셜층(44) 표면에 형성하는 종형 PNP 트랜지스터(23)의 콜렉터 매립층(31)에서 애노드 매립층(37)을, 콜렉터 도출 영역(32)에서 애노드 도출 영역(38)을, 베이스 컨택트 영역(35)에서 캐소드 컨택트 영역(39)을 각각 형성하고, 주위를 N+ 도출 영역(41) 및 N+ 매립층(26)으로 둘러싼다.

Description

반도체 집적 회로 및 그 제조 방법(A Semiconductor Integrated Circuit and Its Fabricating Method)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 1은 본 발명을 설명하기 위한 단면도.

Claims (4)

  1. 한 도전형의 반도체 기판과, 상기 반도체 기판 상에 형성한 제1 및 제2 반대 도전형의 에피택셜층과, 상기 반도체 기판과 상기 제1 에피택셜층의 사이에 형성된 복수의 반대 도전형의 매립층과, 상기 제1 및 제2 에피택셜층을, 상기 매립층의 각각을 둘러싸도록 분리함으로써 형성한 적어도 제1, 제2, 및 제3 섬 영역과, 상기 제1 섬 영역에 형성한, 한 도전형의 베이스 영역, 및 상기 한 도전형의 베이스 영역의 표면에 형성한 반대 도전형의 에미터 영역과, 상기 제1 섬 영역의 표면에서부터 상기 반대 도전형의 매립층에 도달하는 콜렉터 저 저항 영역과, 상기 제2 섬 영역의 상기 제1 및 제2 에피택셜층의 사이에 상기 반대 도전형의 매립층에 접하도록 형성된 한 도전형의 콜렉터 매립층과, 상기 제2 섬 영역의 표면에서부터 상기 콜렉터 매립층에 도달하는 한 도전형의 콜렉터 도출 영역과, 상기 콜렉터 도출 영역으로 둘러싸인 반대 도전형의 베이스 영역과, 상기 베이스 영역의 표면에 형성된 한 도전형의 에미터 영역과, 상기 제3 섬 영역의 상기 제1 및 제2 에피택셜층의 사이에 상기 반대 도전형의 매립층에 접하도록 형성된 한 도전형의 애노드 매립층과, 상기 제3 섬 영역의 표면에서부터 상기 애노드 매립층에 도달하는 한 도전형의 애노드 도출 영역과, 상기 애노드 도출 영역으로 둘러싸인 반대 도전형의 영역의 표면에 형성된 반대 도전형의 캐소드 컨택트 영역과, 상기 에피택셜층의 표면에서부터 상기 반대 도전형의 매립층에 도달하고, 상기 애노드 매립층을 둘러싸는 반대 도전형의 도출 영역을 구비하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 캐소드 컨택트 영역이 상기 콜렉터 저 저항 영역에, 상기 애노드 도출 영역이 상기 에미터 영역에 각각 접속되고 또한 상기 콜렉터 저 저항 영역이 출력 단자에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
  3. 한 도전형의 반도체 기판의 표면에 복수개의 반대 도전형의 매립층을 형성하는 공정과, 상기 기판 상에 반대 도전형의 제1 에피택셜층을 형성하는 공정과, 상기 제1 에피택셜층의 표면에 한쪽 도전형 트랜지스터의 한도전형의 콜렉터 매립층과 다이오드 소자의 애노드 매립층을 형성하는 공정과, 상기 제1 에피택셜층 상에 반대도전형의 제2 에피택셜층을 형성하는 공정과, 상기 제2 에피택셜층 표면에 다른 쪽 도전형 트랜지스터의 반대 도전형의 콜렉터 저 저항 영역과 상기 다이오드 소자의 반대 도전형의 도출 영역을 형성하는 공정과, 상기 제1 및 제2 에피택셜층을 분리하여 적어도 제1, 제2, 및 제3 섬 영역을 형성하는 공정과, 상기 제1 섬 영역에 한 도전형의 베이스 영역과 반대 도전형의 에미터 영역을 형성하여 상기 제1 섬 영역을 콜렉터로 하는 다른 쪽 도전형 트랜지스터를 형성하는 공정과, 상기 제2 섬 영역의 상기 콜렉터 도출 영역으로 둘러싸인 영역에 한 도전형의 에미터 영역을 형성하고, 상기 콜렉터 도출 영역으로 둘러싸인 영역은 베이스로 하는 한쪽 도전형 트랜지스터를 구성하는 공정과, 상기 제3 섬 영역의 애노드 도출 영역으로 둘러싸인 반대 도전형의 영역에 반대 도전형의 캐소드 컨택트 영역을 형성하고, 상기 둘러싸인 영역은 캐소드로 하는 다이오드를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
  4. 제3항에 있어서, 상기 제2 섬 영역의 에미터 영역의 형성과 상기 제3 섬 영역의 애노드 영역을 동시에 형성하는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960050255A 1995-10-31 1996-10-30 반도체 집적 회로 및 그 제조 방법 KR100208632B1 (ko)

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