KR870009476A - 프로그램 가능 트랜지스터 및 그의 제조방법 - Google Patents

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Abstract

내용 없음

Description

프로그램 가능 트랜지스터 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3 및 3A도는 PNP 콜렉터내에 NPN 에미터를 갖는 본 발명에 의한 합병된 PNP, NPN 트랜지스터 셀의 도면.
제3B도는 PNP 에미터내에 NPN 에미터를 갖는 제3도의 합병된 PNP, NPN 트랜지스터 셀의 다른 실시예의 도면.
제4 및 4A도는 본 발명에 의한 이중 트랜지스터 합병 셀의 양호한 실시예의 도면.
제4B도는 제4도의 이중 트랜지스터 합병셀의 다른 실시예의 도면.
제4C도는 3개의 NPN 트랜지스터로서 연결되는 제4B도의 트랜지스터 셀의 개략도.

Claims (39)

  1. 제1 N―도우프 영역과,
    제1 P―도우프 영역과,
    제2 P―도우프 PNP 영역 그리고
    상기 제2 P―도우프 영역내에 위치된 제2 N―도우프 NPN 영역을 포함하는 바이폴라 PNP또는 NPN 트랜지스터를 형성하기에 적합한 반도체 셀구조의 프로그램 가능 트랜지스터.
  2. 제1항에서, NPN 트랜지스터의 콜렉터로서 상기 제1 N―도우프 영역에 결합되는 제1 금속 접촉부와, NPN 트랜지스터의 베이소로서 상기 제2 P―도우프 영역에 결합되는 제2금속 접촉부와, 그리고
    상기 NPN 트랜지스터의 에미터로서 상기 제2 N―도우프 영역에 결합되는 제3금속 접촉부를 더 포함하는 프로그램 가능 트랜지스터.
  3. 제1항에서, PNP 트랜지스터의 베이스로서 상기 제1 N―도우프 영역에 결합되는 제1금속 접촉부와
    상기 PNP 트랜지스터의 에미터로서 상기 제1 P―도우프 영역에 결합되는 제2금속 접촉부와, 그리고
    상기 PNP트랜지스터의 콜렉터로서 상기 제2 P―도우프 영역에 결합되는 제2금속 접촉부를 더 포함하는 프로그램 가능 트랜지스터.
  4. 제1항에 있어서, 상기 영역들은 N―에페택셜층내에 형성되는 프로그램 가능 트랜지스터.
  5. 제4항에 있어서, 상기 에피택셜층 밑의 P―도우프 기판과,
    상기 셀구조를 둘러싸여 또한 사이 에피택셜층과
    상기 P―도우프 기판의 외부표면간에 연장되는 P―도우프 분리영역을 더 포함하는 프로그램 가능 트랜지스터.
  6. 제5항에서, 상기 제1 및 제2 N―도우프 영역들과 제1 및 제2 P―도우프 영역들 밑의 영역내의 상기 P―도우프 기판내로 연장되는 N+매립층을 더 포함하는 프로그램 가능 트랜지스터.
  7. 제6항에서, 상기 제1 N―도우프 영역으로부터 상기 N+매립층으로 연장되는 N+확산영역을 더 포함하는 프로그램 가능 트랜지스터.
  8. 제1항에서, 상기 제1 P―도우프 영역은 상기 셀의 중심근처에 위치되며 또한 상기 P―도우프 영역은 상기 제1 P―도우프 영역을 부분적으로 둘러싸는 프로그램 가능 트랜지스터.
  9. 제1항에서, 상기 영역들을 덮고 있으며 또한 상기 각 영역들위에 구멍들을 한정하는 산화물층을 더 포함하는 프로그램 기능 트랜지스터.
  10. 제1항에서, 상기 제2 P―도우프 영역내의 다수의 추가 N―도우프 영역들을 더 포함하는 프로그램 가능 트랜지스터.
  11. 제10항에서, 상기 영역들을 덮고있는 산화물층을 더 포함하되, 상기 산화물층은 상기 N―도우프 NPN 에미터 영역들간의 상기 제2 P―도우프 영역으로 다수의 구멍들을 갖고있는 프로그램 가능 트랜지스터.
  12. 제1항에서, 상기 제1 P―도우프 PNP 영역과, 상기 제3 P―도우프 영역내에 위치된 제3 N―도우프 영역과, 그리고 제4 N―도우프 영역을 포함하는 프로그램 가능 트랜지스터.
  13. 제12항에서, 상기 제1 P―도우프 영역은 상기 셀의 중심근처에 위치되며 또한 상기 제2 및 제3 P―도우프 영역들은 상기 제1 P―도우프 영역을 둘러싸며, 상기 제1 및 제4 N―도우프 영역들은 상기 제2 및 제3 P―도우프 영역들간에 위치되는 프로그램 가능 트랜지스터.
  14. 제12항에서, 사이 셀의 사이 모든 영역들 밑에 N+매립층을 더 포함하는 프로그램 가능 트랜지스터
  15. 제14항에서, 상기 제1 및 제4 N―도우프 영역들 각각으로부터 상기 N+매립층으로 연장되는 제1 및 제2 확산 N+영역을 더 포함하는 프로그램 가능 트랜지스터.
  16. 제15항에서, 상기 매립 N+층을 통하여 하부횡단 결선을 형성하도록 상기 제1 및 제2 N+영역들 각각에 결합되는 제1 및 제2금속접촉부들을 더 포함하는 프로그램 가능 트랜지스터.
  17. 제12항에서, 제1 NPN 트랜지스터의 콜렉터를 형성하도록 상기 제1 N―도우프 영역에 결합되는 제1금속 접촉부와,
    상기 제1 NPN 트랜지스터의 베이스를 형성하도록 상기 제2 P―도우프 영역에 결합되는 제2금속 접촉부와,
    상기 제1 NPN 트랜지스터의 에미터를 형성하도록 상기 제2 N―도우프 영역에 결합되는 제3금속 접촉부와,
    제2 NPN 트랜지스터의 콜렉터를 형성하도록 상기 제4 N―도우프 영역에 결합되는 제4금속 접촉부와,
    상기 제2 NPN 트랜지스터의 베이스를 형성하도록 상기 제3 P―도우프 영역에 결합되는 제5금속 접촉부와, 그리고
    상기 제2 NPN 트랜지스터의 에미터를 형성하도록 상기 제3 N―도우프 영역에 결합되는 제6금속 접촉부를 더 포함하는 프로그램 가능 트랜지스터.
  18. 제12항에서, PNP 트랜지스터의 에미터를 형성하도록 상기 제1 P―도우프 영역에 결합되는 제1금속 접촉부와,
    상기 PNP 트랜지스터의 베이스를 형성하도록 상기 제1 N―도우프 영역에 결합되는 제2금속 접촉부와,
    상기 PNP 트랜지스터의 제1콜렉터를 형성하도록 상기 제2 P―도우프 영역에 결합되는 제3금속 접촉부와, 그리고
    상기 PNP 트랜지스터의 제2콜렉터를 형성하도록 상기 제3 P―도우프 영역에 결합되는 제4금속 접촉부를 더 포함하는 프로그램 가능 트랜지스터.
  19. 제12항에서, 사이 제2 및 제3 P―도우프 영역들 각각 내에 다수의 N―도우프 영역들을 더 포함하는 프로그램 가능 트랜지스터.
  20. 제19항에서, 상기 영역들을 덮는 산화물층을 더 포함하되, 상기 산화물층은 상기 P―도우프 영역들 내에 상기 N―도우프 영역들로 다수의 구멍들을 갖고 있으며 또한 상기 도우프 NPN 에미터 영역들 사이에 상기 제2 및 제3 P―도우프 영역들로의 다수의 구멍들을 갖고 있는 프로그램 가능 트랜지스터.
  21. 제19항에서, 제4, 제5, 제6 및 제7 P―도우프 영역들을 더 포함하되, 상기 제5 및 제7 P―도우프 영역들은 다수의 내부 N―도우프 영역들을 갖고 있는 프로그램 가능 트랜지스터.
  22. 제21항에서, 상기 제1내지 제7 P―도우프 영역들과 상기 제1 및 제3 N―도우프 영역들은 상기 제1 N―도우프 영역, 상기 제3 P―도우프 영역, 상기 제1 P―도우프 영역, 상기 제2 P―도우프 영역, 상기 제4 P―도우프 영역,상기 제5 P―도우프 영역, 상기 제6 P―도우프 영역, 상기 제7 P―도우프 영역 그리고 상기 제3 N―도우프 영역의 순서로 배열된 사실상 평행한 긴 영역들인 프로그램 가능 트랜지스터.
  23. 제21항에서, 제1 NPN 트랜지스터의 베이스를 형성하도록 상기 제2 P―도우프 영역에 결합되는 제1 금속 회로와,
    제2 NPN 트랜지스터의 베이스를 형성하도록 상기 제3 P―도우프 영역에 결합되는 제2 금속 접촉부와,
    제3 NPN 트랜지스터의 베이스를 형성하도록 상기 제5 P―도우프 영역에 결합되는 제3 금속 접촉부와,
    제4 NPN 트랜지스터의 베이스를 형성하도록 상기 제7 P―도우프 영역에 결합되는 제4 금속 접촉부와,
    상기 제1, 제2 및 제3 NPN 트랜지스터들의 제1콜렉터를 형성하도록 상기 제1 N―도우프 영역에 결합되는 제5금속 접촉부와,
    상기 제1, 제2 및 제3 NPN 트랜지스터들의 제2콜렉터를 형성하도록 상기 제3 N―도우프 영역에 결합되는 제6금속 접촉부와,
    상기 제1 NPN 트랜지스터의 에미터를 형성하도록 상기 제2 P―도우프 영역내의 상기 N―도우프 영역들의 적어도 하나로 결합되는 제7금속 접촉부와,
    상기 제2 NPN 트랜지스터의 에미터를 형성하도록 상기 제3 P―도우프 영역내의 상기 N―도우프 영역들의 적어도 하나에 결합되는 제8금속 접촉부와,
    상기 제3 NPN 트랜지스터의 에미터를 형성하도록 상기 제5 P―도우프 영역내의 상기 N―도우프 영역들의 적어도 하나에 결합되는 제9금속 접촉부와, 그리고
    상기 제4 NPN 트랜지스터의 에미터를 형성하도록 상기 제6 P―도우프 영역내의 상기 N―도우프 영역들의 적어도 하나에 결합되는 제10금속 접촉부와, 를 더 포함하는 프로그램 가능 트랜지스터.
  24. 제21항에서, 제1 PNP 트랜지스터의 에미터를 형성하도록 상기 제1 P―도우프 영역에 결합되는 제1금속접촉부와,
    제2 PNP 트랜지스터의 에미터를 형성하도록 상기 제2 P―도우프 영역에 결합되는 제2금속 접촉부와,
    제3 PNP 트랜지스터의 에미터를 형성하도록 상기 제3 P―도우프 영역에 결합되는 제3금속 접촉부와,
    상기 제1, 제2 및 제3 PNP 트랜지스터들의 제1베이스를 형성하도록 상기 제1 N―도우프 영역에 결합되는 제4금속접촉부와,
    상기 제1, 제2 및 제3 PNP 트랜지스터들의 제2베이스를 형성하도록 상기 제3 N―도우프 영역에 결합되는 제5금속 접촉부와,
    상기 PNP 트랜지스터들의 제2콜렉터를 형성하도록 상기 제3 P―도우프 영역에 결합되는 제7금속 접촉부와,
    상기 PNP 트랜지스터들의 제3콜렉터를 형성하도록 상기 제5 P―도우프 영역에 결합되는 제7금속 접촉부와,
    상기 PNP 트랜지스터들의 제4콜렉터를 형성하도록 상기 제7 P―도우프 영역에 결합되는 제9금속 접촉부와,
    를 더 포함하는 프로그램 가능 트랜지스터.
  25. 제21항에서, 상기 전술한 모든 영역들 밑에 매립된 N+도우프 영역을 더 포함하는 프로그램 가능 트랜지스터.
  26. 제25항에서, 상기 제1 N―도우프 영역으로부터 상기 매립 N+층으로 연장되는 제1 N+영역과 상기 제3 N―도우프 영역으로부터 상기 매립 N+층으로 연장되는 제2 N+영역을 더 포함하는 프로그램 가능 트랜지스터.
  27. 웨이퍼상에 반도체 셀 구조를 제조하는 방법에 있어서,
    제1 P―도우프 영역과 제2 P―도우프 영역을 형성하도록 상기 웨이퍼로 P―형 도우판트를 확산하는 단계와,
    상기 제2 P―도우프 영역내에 위치된 제1 N―도우프 영역과 제2 N―도우프 영역을 형성하도록 상기 웨이퍼 내에 N―형 도우판트를 확산하는 단계를 포함하는 바이폴라 PNP 또는 NPN 트랜지스터를 제조하기에 적합한 반도체 셀 구조의 프로그램 가능 트랜지스터를 제조하는 방법.
  28. 제27항에서, NPN 트랜지스터의 콜렉터로서 상기 제1 N―도우프 영역에 결합되는 제1금속 접촉부를 형성하는 단계와,
    NPN 트랜지스터의 베이스로서 상기 제2 P―도우프 영역에 결합되는 제2금속 접촉부를 형성하는 단계와, 그리고
    상기 NPN 트랜지스터의 에미터로서 상기 제2 N―도우프 영역에 결합되는 제3금속 접촉부를 형성하는 단계를 더 포함하는 방법.
  29. 제27항에서, PNP 트랜지스터의 베이스로서 상기 제1 N―도우프 영역에 결합되는 제1 금속 접촉부를 형성하는 단계와,
    상기 PNP 트랜지스터의 에미터로서 상기 제1 P―도우프 영역에 결합되는 제2 금속 접촉부를 형성하는 단계와, 그리고
    상기 PNP 트랜지스터의 콜렉터로서 상기 제2 P―도우프 영역에 결합되는 제3 금속 접촉부를 형성하는 단계를 더 포함하는 방법.
  30. 제27항에서, P―도우프 기판을 형성하도록 상기 웨이퍼내로 P―형 도우판트를 확산시키는 단계와
    상기 P―도우프 기판상에 N―도우프 에피택셜층을 성장시키는 단계와, 그리고
    상기 셀 구조를 둘러싸며 또한 상기 에피택셜층의 외부표면과 상기 P―도우프 기판간에 연장되는 P―도우프 분리영역을 형성하도록 상기 웨이퍼로 P―형 도우판트를 확산시키는 단계를 더 포함하는 방법.
  31. 제30항에서, 상기 제1 및 제2 N―도우프 영역들과 제1 및 제2 P―도우프 영역들 밑의 영역내의 상기 P―도우프 기판으로 연장되는 N+매립층을 형성하도록 상기 웨이퍼로 N+도우판트를 확산시키는 단계를 더 포함하는 방법.
  32. 제31항에서, 상기 제1 N―도우프 영역으로부터 상기 N+매립층으로 연장되는 N+확산영역을 형성하도록 상기 웨이퍼 속으로 N+도우판트를 확산시키는 단계를 다 포함하는 방법.
  33. 제27항에서, 상기 제1 P―도우프 영역은 상기 셀의 중심부 근처에 위치되며 또한 상기 제2 P―도우프 영역은 상기 제1 P―도우프 영역을 부분적으로 둘러싸는 방법.
  34. 제27항에서, 상기 제2 P―도우프 영역내에 다수의 추가 N―도우프 NPN 에미터 영역들을 형성하도록 상기 웨이퍼내로 N―형 도우판트를 확산시키는 단계를 더 포함하는 방법.
  35. 제27항에서, 제3 P―도우프 영역을 형성하도록 상기 웨이퍼 속으로 P―형 도우판트를 확산시키는 단계와,
    상기 제3 P―도우프 영역과 제4 N―도우프 영역내에 위치된 제3 N―도우프 영역을 형성하도록 상기 웨이퍼속으로 N―형 도우판트를 확산시키는 단계를 더 포함하는 방법.
  36. 제35항에서, 상기 제1 P―도우프 영역은 상기 셀의 중심부 근처에 위치되며 또한 상기 제2 및 제3 P―도우프 영역들은 상기 제1 P―도우프 영역을 부분적으로 둘러싸고 있으며, 상기 제1 및 제4 N―도우프 영역들은 상기 제2영역과 제3 P―도우프 영역간에 위치되는 방법.
  37. 제35항에서, 상기 제2 및 제3 P―도우프 영역들의 각각내에 다수의 N―도우프 영역들을 형성하도록 상기 웨이퍼속으로 N―형 도우판트를 확산시키는 단계를 더 포함하는 방법.
  38. 제37항에서, 제4 P―도우프 영역과 제5 P―도우프 영역을 형성하도록 상기 웨이퍼 속으로 P―형 도우판트를 확산시키는 단계와,
    상기 제5 P―도우프 영역네에 다수의 N―도우프 영역들을 형성하도록 상기 웨이퍼 속으로 P―형 도우판트를 확산시키는 단계를 더 포함하는 방법.
  39. 제38항에서, 상기 제1 내지 제5 P―도우프 영역들과 상기 제1 및 제3 N―도우프 영역들은 상기 제1 N―도우프 영역, 상기 제3 P―도우프 영역, 상기 제1 P―도우프 영역, 상기 제2 P―도우프 영역, 상기 제4 P―도우프 영역, 상기 제5 P―도우프 영역 그리고 상기 제3 N―도우프 영역의 순서로 배열되는 사실상 평행한 긴 영역들인 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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