JPH0786533A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0786533A JPH0786533A JP18560093A JP18560093A JPH0786533A JP H0786533 A JPH0786533 A JP H0786533A JP 18560093 A JP18560093 A JP 18560093A JP 18560093 A JP18560093 A JP 18560093A JP H0786533 A JPH0786533 A JP H0786533A
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- Japan
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- base region
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- integrated circuit
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 配置固定式のアナログ用マスタースライスの
半導体集積回路装置の基本セルにおいて、能動素子や受
動素子を精度良く構成できるようにする。 【構成】 ＮＰＮトランジスタを構成するＰ型ベース領
域６を取り込むように複数のＬ字形のＰ型領域７を形成
する。これにより、マスタースライス法でＰＮＰトラン
ジスタが構成でき、さらにＰ型領域７は精度の良い抵抗
として使用できる。
半導体集積回路装置の基本セルにおいて、能動素子や受
動素子を精度良く構成できるようにする。 【構成】 ＮＰＮトランジスタを構成するＰ型ベース領
域６を取り込むように複数のＬ字形のＰ型領域７を形成
する。これにより、マスタースライス法でＰＮＰトラン
ジスタが構成でき、さらにＰ型領域７は精度の良い抵抗
として使用できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に配置固定式のアナログ用マスタースライスの半
導体集積回路に関する。
し、特に配置固定式のアナログ用マスタースライスの半
導体集積回路に関する。
【０００２】
【従来の技術】従来の配置固定式のアナログ用マスター
スライスの半導体集積回路装置は、図３に示すように、
電気的に分離されたＮ型エピタキシャル層３０にＮ型領
域３１ａ，３１ｂとＰ型領域３２ａ，３２ｂ，３３とＰ
型領域３２ａ，３２ｂの表面にＮ型領域３４ａ，３４ｂ
が形成されている。（例えば、ＥＸＡＲ社ＦＬＥＸＥＲ
のパンフレット）ここで、マスタースライス法によりＮ
型領域３１ａ，３１ｂをコレクタ、Ｐ型領域３２ａ，３
２ｂをベース、Ｎ型領域３４ａ，３４ｂをエミッタとし
てＮＰＮトランジスタを構成する。また、Ｐ型領域３２
ａ，３２ｂをコレクタ、Ｎ型領域３１ａ，３１ｂをベー
ス、Ｐ型領域３３をエミッタとして、ＰＮＰトランジス
タも構成できる。さらに、Ｐ型領域３２ａのコンタクト
３５ａ，３６ａの間で抵抗としても使用できる。
スライスの半導体集積回路装置は、図３に示すように、
電気的に分離されたＮ型エピタキシャル層３０にＮ型領
域３１ａ，３１ｂとＰ型領域３２ａ，３２ｂ，３３とＰ
型領域３２ａ，３２ｂの表面にＮ型領域３４ａ，３４ｂ
が形成されている。（例えば、ＥＸＡＲ社ＦＬＥＸＥＲ
のパンフレット）ここで、マスタースライス法によりＮ
型領域３１ａ，３１ｂをコレクタ、Ｐ型領域３２ａ，３
２ｂをベース、Ｎ型領域３４ａ，３４ｂをエミッタとし
てＮＰＮトランジスタを構成する。また、Ｐ型領域３２
ａ，３２ｂをコレクタ、Ｎ型領域３１ａ，３１ｂをベー
ス、Ｐ型領域３３をエミッタとして、ＰＮＰトランジス
タも構成できる。さらに、Ｐ型領域３２ａのコンタクト
３５ａ，３６ａの間で抵抗としても使用できる。
【０００３】
【発明が解決しようとする課題】この従来の半導体集積
回路装置では、抵抗として使用するＰ型領域３２ａ，３
２ｂ上にＮＰＮトランジスタのエミッタとなるＮ型領域
３４ａ，３４ｂを形成している為、製造工程においてＮ
型領域３４ａ，３４ｂが通常より深く拡散されたり、Ｐ
型領域３２ａ，３２ｂに対してずれて拡散されたりする
と、抵抗となる部分の幅が狭くなり抵抗値が大きくなっ
たり、抵抗の比が取れなくなり、回路的に特性が悪化す
るという問題がある。
回路装置では、抵抗として使用するＰ型領域３２ａ，３
２ｂ上にＮＰＮトランジスタのエミッタとなるＮ型領域
３４ａ，３４ｂを形成している為、製造工程においてＮ
型領域３４ａ，３４ｂが通常より深く拡散されたり、Ｐ
型領域３２ａ，３２ｂに対してずれて拡散されたりする
と、抵抗となる部分の幅が狭くなり抵抗値が大きくなっ
たり、抵抗の比が取れなくなり、回路的に特性が悪化す
るという問題がある。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
装置は、Ｐ型シリコン基板上にＮ型埋込層を拡散したあ
とＮ型エピタキシャル層を形成し、前記Ｎ型埋込層を囲
むようにＰ型絶縁層を拡散して前記Ｎ型エピタキシャル
層を電気的に分離し、前記電気的に分離されたＮ型エピ
タキシャル層に、前記Ｎ型埋込層に接続するＮ型電極取
り出し領域とＰ型ベース領域と、前記Ｐ型ベース領域表
面に形成されたＮ型エミッタ領域からなるバイポーラト
ランジスタにおいて、前記Ｐ型ベース領域を取り囲むよ
うに少なくとも２つ以上のＰ型領域を形成しているもの
である。
装置は、Ｐ型シリコン基板上にＮ型埋込層を拡散したあ
とＮ型エピタキシャル層を形成し、前記Ｎ型埋込層を囲
むようにＰ型絶縁層を拡散して前記Ｎ型エピタキシャル
層を電気的に分離し、前記電気的に分離されたＮ型エピ
タキシャル層に、前記Ｎ型埋込層に接続するＮ型電極取
り出し領域とＰ型ベース領域と、前記Ｐ型ベース領域表
面に形成されたＮ型エミッタ領域からなるバイポーラト
ランジスタにおいて、前記Ｐ型ベース領域を取り囲むよ
うに少なくとも２つ以上のＰ型領域を形成しているもの
である。
【０００５】
【作用】本発明においては、ＮＰＮを構成する絶縁の中
にＬ字形のＰ形領域を作成して使用する。この構成の素
子を使用し、チップ内にアレイ状に並べ、下地とするも
ので、本発明では全てをＮＰＮＴｒとして作成してもよ
い為、いろいろな回路に柔軟に対応できるものである。
にＬ字形のＰ形領域を作成して使用する。この構成の素
子を使用し、チップ内にアレイ状に並べ、下地とするも
ので、本発明では全てをＮＰＮＴｒとして作成してもよ
い為、いろいろな回路に柔軟に対応できるものである。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。 ［実施例１］図１（ａ），（ｂ）は本発明の一実施例の
半導体集積回路装置を構成する基本セルの平面図とＡ−
Ａ′線の断面図である。図１に示すように、Ｐ型シリコ
ン基板１にＮ型埋込層２を拡散しＮ型エピタキシャル層
３を形成する。次にＮ型埋込層２を囲むようにＰ型絶縁
層４を形成し、Ｎ型エピタキシャル層３を電気的に分離
し、Ｎ型埋込層２に届くＮ型電極取り出し領域５ａ，５
ｂを形成する。さらに、Ｐ型ベース領域６を形成すると
同時に、Ｐ型ベース領域６を取り囲むように複数のＬ字
形のＰ型領域７ａ，７ｂを形成してある。Ｐ型ベース領
域６上にはＮ型エミッタ領域８を形成する。このように
して作られた構造において、マスタースライス法により
コンタクト穴、配線を選択的に形成し、Ｎ型電極取り出
し領域５をコレクタ、Ｐ型ベース領域６をベース、Ｎ型
エミッタ領域８をエミッタとするＮＰＮトランジスタを
構成する。同様にＬ字形のＰ型領域７ａ，７ｂをコレク
タ、Ｎ型電極取り出し領域５ａ，５ｂをベース、Ｐ型ベ
ース領域をエミッタとする横型ＰＮＰトランジスタとし
ても使用できる。さらに、Ｌ字形のＰ型領域７ａはコン
タクト穴９，１０間、１０，１１間および９，１１間で
抵抗として使用できる。このとき抵抗として使用するＰ
型領域７ａは、従来例のＮ型領域を拡散したＰ型領域と
は異なり単独で構成されている為、他の工程の影響で抵
抗値がばらつくこともなく、精度の良い抵抗を作ること
ができる。他にもＰ型ベース領域６またはＰ型領域７
ａ，７ｂとＮ型エピタキシャル層３の間で接合容量とし
ても使用できる。
説明する。 ［実施例１］図１（ａ），（ｂ）は本発明の一実施例の
半導体集積回路装置を構成する基本セルの平面図とＡ−
Ａ′線の断面図である。図１に示すように、Ｐ型シリコ
ン基板１にＮ型埋込層２を拡散しＮ型エピタキシャル層
３を形成する。次にＮ型埋込層２を囲むようにＰ型絶縁
層４を形成し、Ｎ型エピタキシャル層３を電気的に分離
し、Ｎ型埋込層２に届くＮ型電極取り出し領域５ａ，５
ｂを形成する。さらに、Ｐ型ベース領域６を形成すると
同時に、Ｐ型ベース領域６を取り囲むように複数のＬ字
形のＰ型領域７ａ，７ｂを形成してある。Ｐ型ベース領
域６上にはＮ型エミッタ領域８を形成する。このように
して作られた構造において、マスタースライス法により
コンタクト穴、配線を選択的に形成し、Ｎ型電極取り出
し領域５をコレクタ、Ｐ型ベース領域６をベース、Ｎ型
エミッタ領域８をエミッタとするＮＰＮトランジスタを
構成する。同様にＬ字形のＰ型領域７ａ，７ｂをコレク
タ、Ｎ型電極取り出し領域５ａ，５ｂをベース、Ｐ型ベ
ース領域をエミッタとする横型ＰＮＰトランジスタとし
ても使用できる。さらに、Ｌ字形のＰ型領域７ａはコン
タクト穴９，１０間、１０，１１間および９，１１間で
抵抗として使用できる。このとき抵抗として使用するＰ
型領域７ａは、従来例のＮ型領域を拡散したＰ型領域と
は異なり単独で構成されている為、他の工程の影響で抵
抗値がばらつくこともなく、精度の良い抵抗を作ること
ができる。他にもＰ型ベース領域６またはＰ型領域７
ａ，７ｂとＮ型エピタキシャル層３の間で接合容量とし
ても使用できる。
【０００７】［実施例２］図２は本発明の第２の実施例
を示す半導体チップの平面図である。この例では、上記
第１の実施例で説明した基本セル２１を１０×１０の行
列として配置し、外周にパッド２２を形成しチップ２３
を構成している。ここで、基本セル２１はマスタースラ
イス法によりＮＰＮトランジスタやＰＮＰトランジスタ
などの能動素子、抵抗や容量の受動素子など、いろいろ
な種類の素子に使用できるため、回路で使用する素子の
割合が異なっても柔軟に対応できる。例えば、セル全て
をＮＰＮトランジスタとしても良いし、ＰＮＰトランジ
スタとして使用しても良い。
を示す半導体チップの平面図である。この例では、上記
第１の実施例で説明した基本セル２１を１０×１０の行
列として配置し、外周にパッド２２を形成しチップ２３
を構成している。ここで、基本セル２１はマスタースラ
イス法によりＮＰＮトランジスタやＰＮＰトランジスタ
などの能動素子、抵抗や容量の受動素子など、いろいろ
な種類の素子に使用できるため、回路で使用する素子の
割合が異なっても柔軟に対応できる。例えば、セル全て
をＮＰＮトランジスタとしても良いし、ＰＮＰトランジ
スタとして使用しても良い。
【０００８】
【発明の効果】以上説明したように本発明によれば、Ｎ
ＰＮトランジスタを構成するＰ型ベース領域を取り囲む
ように複数のＰ型領域を配置したので、マスタースライ
ス法によりＰＮＰトランジスタや抵抗、容量などが構成
できる。Ｐ型領域を抵抗として使用する場合は精度よく
実現できるという効果を奏するものである。
ＰＮトランジスタを構成するＰ型ベース領域を取り囲む
ように複数のＰ型領域を配置したので、マスタースライ
ス法によりＰＮＰトランジスタや抵抗、容量などが構成
できる。Ｐ型領域を抵抗として使用する場合は精度よく
実現できるという効果を奏するものである。
【図１】本発明の一実施例の平面図と断面図である。
【図２】本発明の第２の実施例を示す平面図である。
【図３】従来例を示す平面図である。
１ Ｐ型シリコン基板 ２ Ｎ型埋込層 ３ Ｎ型エピタキシャル層 ４ Ｐ型絶縁層 ５ Ｎ型電極取り出し領域 ６ Ｐ型ベース領域 ７ Ｐ型領域 ８ Ｎ型エミッタ領域 ９，１０，１１ コンタクト ２１ 基本セル ２２ パッド ２３ チップ ３０ Ｎ型エピタキシャル領域 ３１，３４ Ｎ型領域 ３２，３３ Ｐ型領域 ３５，３６ コンタクト
Claims (2)
- 【請求項１】 Ｐ型シリコン基板上にＮ型埋込層を拡散
したあと、Ｎ型エピタキシャル層を形成し、前記Ｎ型埋
込層を囲むようにＰ型絶縁層を拡散して前記Ｎ型エピタ
キシャル層を電気的に分離し、前記電気的に分離された
Ｎ型エピタキシャル層に、前記Ｎ型埋込層に接続するＮ
型電極取り出し領域と、Ｐ型ベース領域と、前記Ｐ型ベ
ース領域表面に形成されたＮ型エミッタ領域からなるバ
イポーラトランジスタにおいて、前記Ｐ型ベース領域を
取り囲むように少なくとも２つ以上のＰ型領域を形成す
ることを特徴とする半導体集積回路装置。 - 【請求項２】 Ｐ型ベース領域を取り囲むＰ型領域は、
前記Ｐ型ベース領域と同時に形成されることを特徴とす
る請求項１に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18560093A JPH0786533A (ja) | 1993-06-29 | 1993-06-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18560093A JPH0786533A (ja) | 1993-06-29 | 1993-06-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786533A true JPH0786533A (ja) | 1995-03-31 |
Family
ID=16173643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18560093A Pending JPH0786533A (ja) | 1993-06-29 | 1993-06-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786533A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366947A (ja) * | 1986-03-31 | 1988-03-25 | イクサ− コ−ポレ−シヨン | プログラマブルトランジスタ |
-
1993
- 1993-06-29 JP JP18560093A patent/JPH0786533A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366947A (ja) * | 1986-03-31 | 1988-03-25 | イクサ− コ−ポレ−シヨン | プログラマブルトランジスタ |
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