JPH05347356A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05347356A JPH05347356A JP15368192A JP15368192A JPH05347356A JP H05347356 A JPH05347356 A JP H05347356A JP 15368192 A JP15368192 A JP 15368192A JP 15368192 A JP15368192 A JP 15368192A JP H05347356 A JPH05347356 A JP H05347356A
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- pad electrode
- layer
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 リニア回路用マスタスライス方式の半導体集
積回路において、未使用パッド領域の有効利用を図る。 【構成】 マスタスライス方式の半導体集積回路の下地
において、パッド電極を形成する領域の直下にあらかじ
め電気的に分離された縦型のＮＰＮ構造を形成する。こ
れにより、パッド電極を形成しない場合、ＮＰＮトラン
ジスタとして利用できる。
積回路において、未使用パッド領域の有効利用を図る。 【構成】 マスタスライス方式の半導体集積回路の下地
において、パッド電極を形成する領域の直下にあらかじ
め電気的に分離された縦型のＮＰＮ構造を形成する。こ
れにより、パッド電極を形成しない場合、ＮＰＮトラン
ジスタとして利用できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特にリニア回路用マスタスライス方式の半導体集積
回路に関する。
し、特にリニア回路用マスタスライス方式の半導体集積
回路に関する。
【０００２】
【従来の技術】従来のリニア回路用マスタスライス方式
の半導体集積回路は、図３（Ａ），（Ｂ）に示すよう
に、Ｐ型シリコン基板１の上にＮ型エピタキシャル層３
を成長させ、Ｎ型エピタキシャル層３にＰ型シリコン基
板１に達する素子分離用のＰ型絶縁層４を選択的に設け
てＮ型エピタキシャル層３を電気的に分離し、島領域を
形成する。次に表面上に絶縁層７を堆積し、これを下地
として絶縁層７の上に金属層を選択的に形成し、ボンデ
ィング用のパッド電極１２とする。
の半導体集積回路は、図３（Ａ），（Ｂ）に示すよう
に、Ｐ型シリコン基板１の上にＮ型エピタキシャル層３
を成長させ、Ｎ型エピタキシャル層３にＰ型シリコン基
板１に達する素子分離用のＰ型絶縁層４を選択的に設け
てＮ型エピタキシャル層３を電気的に分離し、島領域を
形成する。次に表面上に絶縁層７を堆積し、これを下地
として絶縁層７の上に金属層を選択的に形成し、ボンデ
ィング用のパッド電極１２とする。
【０００３】パッドはＮ型エピタキシャル層３の島領域
内に形成されるが、これはパッド電極１２とＰ型シリコ
ン基板１との間の寄生容量を極力減らすためである。
内に形成されるが、これはパッド電極１２とＰ型シリコ
ン基板１との間の寄生容量を極力減らすためである。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、一つの下地で各種パッケージに対応するた
め、搭載する最大ピン数のパッケージに合わせて、パッ
ド電極を形成できる領域があらかじめ決定されている。
例えば、２０ピンから４８ピンのパッケージに搭載する
場合、下地には４８個の領域が形成されている。ここで
２０ピン用の回路を形成した場合、未使用の２８ピン分
がチップとして活用していない領域となり、チップ利用
の効率が悪いという問題があった。
集積回路は、一つの下地で各種パッケージに対応するた
め、搭載する最大ピン数のパッケージに合わせて、パッ
ド電極を形成できる領域があらかじめ決定されている。
例えば、２０ピンから４８ピンのパッケージに搭載する
場合、下地には４８個の領域が形成されている。ここで
２０ピン用の回路を形成した場合、未使用の２８ピン分
がチップとして活用していない領域となり、チップ利用
の効率が悪いという問題があった。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、チップ外周部のパッド電極を形成する領域の直下
に、少なくともパッド電極以上の大きさをもつ縦型のＮ
ＰＮ構造を有している。
は、チップ外周部のパッド電極を形成する領域の直下
に、少なくともパッド電極以上の大きさをもつ縦型のＮ
ＰＮ構造を有している。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００７】図１は、本発明の第１実施例を示す半導体
チップの断面図である。
チップの断面図である。
【０００８】図１に示すように、Ｐ型シリコン基板１上
に高濃度のＮ型埋込層２ａ，２ｂを選択的に形成する。
次にＮ型埋込層２ａ，２ｂを含む表面にＮ型エピタキシ
ャル層を形成し、Ｎ型エピタキシャル層にＰ型シリコン
基板１に達するＰ型絶縁層４を形成してＮ型埋込層２
ａ，２ｂを含むＮ型エピタキシャル層３ａ，３ｂに区画
し、Ｎ型埋込層２ａ，２ｂのそれぞれに対応してＰ型拡
散層５ａ，５ｂを形成する。次にＰ型拡散層５ａ，５ｂ
に高濃度のＮ型拡散層６ａ，６ｂを形成し、その表面に
絶縁層７を堆積し、これを半導体集積回路の下地とす
る。ここで、Ｎ型エピタキシャル層３ａ，３ｂの上部
は、パッド電極形成可能な領域である。
に高濃度のＮ型埋込層２ａ，２ｂを選択的に形成する。
次にＮ型埋込層２ａ，２ｂを含む表面にＮ型エピタキシ
ャル層を形成し、Ｎ型エピタキシャル層にＰ型シリコン
基板１に達するＰ型絶縁層４を形成してＮ型埋込層２
ａ，２ｂを含むＮ型エピタキシャル層３ａ，３ｂに区画
し、Ｎ型埋込層２ａ，２ｂのそれぞれに対応してＰ型拡
散層５ａ，５ｂを形成する。次にＰ型拡散層５ａ，５ｂ
に高濃度のＮ型拡散層６ａ，６ｂを形成し、その表面に
絶縁層７を堆積し、これを半導体集積回路の下地とす
る。ここで、Ｎ型エピタキシャル層３ａ，３ｂの上部
は、パッド電極形成可能な領域である。
【０００９】次に、所望の回路を得るため、マスタスラ
イス法により絶縁層７を選択的に開孔してコンタクト窓
８を設け、コンタクト窓を含む表面に金属層を堆積して
選択的にエッチングし、コンタクト窓のＮ型拡散層６
ａ，Ｐ型拡散層５ａ，Ｎ型エピタキシャル層３ａとそれ
ぞれ接続する配線９，１０，１１および内部の回路と接
続するパッド電極１２を形成する。
イス法により絶縁層７を選択的に開孔してコンタクト窓
８を設け、コンタクト窓を含む表面に金属層を堆積して
選択的にエッチングし、コンタクト窓のＮ型拡散層６
ａ，Ｐ型拡散層５ａ，Ｎ型エピタキシャル層３ａとそれ
ぞれ接続する配線９，１０，１１および内部の回路と接
続するパッド電極１２を形成する。
【００１０】Ｎ型エピタキシャル層３ｂの領域上には、
ボンディングを行うパッド電極を形成し、パッド電極を
形成しないＮ型エピタキシャル層３ａの領域は、Ｎ型拡
散層６ａをエミッタ，Ｐ型拡散層５ａをベース，Ｎ型エ
ピタキシャル層３ａをコレクタとするＮＰＮトランジス
タ素子として使用するため、チップを有効に利用するこ
とができる。
ボンディングを行うパッド電極を形成し、パッド電極を
形成しないＮ型エピタキシャル層３ａの領域は、Ｎ型拡
散層６ａをエミッタ，Ｐ型拡散層５ａをベース，Ｎ型エ
ピタキシャル層３ａをコレクタとするＮＰＮトランジス
タ素子として使用するため、チップを有効に利用するこ
とができる。
【００１１】図２は、本発明の第２実施例を示す断面図
である。この実施例では、パッド電極を形成しないＮ型
エピタキシャル層３ａの領域は、Ｐ型拡散層５ａとＮ型
エピタキシャル層３ａの接合容量素子として使用されて
いる。
である。この実施例では、パッド電極を形成しないＮ型
エピタキシャル層３ａの領域は、Ｐ型拡散層５ａとＮ型
エピタキシャル層３ａの接合容量素子として使用されて
いる。
【００１２】
【発明の効果】以上説明したように本発明は、パッド電
極を形成する領域の直下に、電気的に分離されたＮＰＮ
構造を形成したので、パッド電極を形成しなかった場
合、ＮＰＮトランジスタ、または、接合容量として、そ
の領域を利用することができる。
極を形成する領域の直下に、電気的に分離されたＮＰＮ
構造を形成したので、パッド電極を形成しなかった場
合、ＮＰＮトランジスタ、または、接合容量として、そ
の領域を利用することができる。
【００１３】また、パッド電極と基板間の容量を減らす
という役目も果たしている。
という役目も果たしている。
【図１】本発明の第１実施例を示す断面図である。
【図２】本発明の第２実施例を示す断面図である。
【図３】従来例を示し、（Ａ）は、平面図、（Ｂ）は、
断面図である。
断面図である。
１ Ｐ型シリコン基板 ２ａ，２ｂ Ｎ型埋込層 ３ａ，３ｂ Ｎ型エピタキシャル層 ４ Ｐ型絶縁層 ５ａ，５ｂ Ｐ型拡散層 ６ａ，６ｂ Ｎ型拡散層 ７ 絶縁層 ８ コンタクト窓 ９，１０，１１ 配線 １２ パッド電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｅ 8427−4Ｍ 21/331 29/73 7377−4Ｍ Ｈ０１Ｌ 29/72
Claims (1)
- 【請求項１】 同一の素子構成をもつ半導体基板を下地
とするマスタスライス集積回路において、チップ外周部
のパッド電極を形成する領域の直下に少なくともパッド
電極以上の大きさをもつ縦型のＮＰＮ構造を形成してお
くことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15368192A JPH05347356A (ja) | 1992-06-12 | 1992-06-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15368192A JPH05347356A (ja) | 1992-06-12 | 1992-06-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347356A true JPH05347356A (ja) | 1993-12-27 |
Family
ID=15567839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15368192A Withdrawn JPH05347356A (ja) | 1992-06-12 | 1992-06-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05347356A (ja) |
-
1992
- 1992-06-12 JP JP15368192A patent/JPH05347356A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |