JP3146582B2 - Ｓｏｉ構造の縦型バイポーラトランジスタとその製造方法 - Google Patents
Ｓｏｉ構造の縦型バイポーラトランジスタとその製造方法Info
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- JP3146582B2 JP3146582B2 JP35464491A JP35464491A JP3146582B2 JP 3146582 B2 JP3146582 B2 JP 3146582B2 JP 35464491 A JP35464491 A JP 35464491A JP 35464491 A JP35464491 A JP 35464491A JP 3146582 B2 JP3146582 B2 JP 3146582B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ構造の縦型バイ
ポーラトランジスタとその製造方法、特に占有面積を小
さくできる新規なＳＯＩ構造の縦型バイポーラトランジ
スタとその製造方法に関する。
ポーラトランジスタとその製造方法、特に占有面積を小
さくできる新規なＳＯＩ構造の縦型バイポーラトランジ
スタとその製造方法に関する。
【０００２】
【従来の技術】一般に、縦型バイポーラトランジスタは
コレクタ領域、ベース領域、エミッタ領域の各電極をす
べて素子の上部から取り出し、これ等の電極は略同じ層
（の配線層）として形成される場合が多かった。
コレクタ領域、ベース領域、エミッタ領域の各電極をす
べて素子の上部から取り出し、これ等の電極は略同じ層
（の配線層）として形成される場合が多かった。
【０００３】
【発明が解決しようとする課題】従来の縦型バイポーラ
トランジスタはコレクタ領域、ベース領域、エミッタ領
域の電極が素子の上部に略同じ平面上に位置するように
形成されていたので、コレクタ領域、ベース領域、エミ
ッタ領域の電極取り出しのために無視できない広い面積
を割かなければならなかった。即ち、従来、電極取り出
しが行われるのは略同一平面上においてであった。その
ため、縦型バイポーラトランジスタの占有面積の縮小を
図ることが難しかった。
トランジスタはコレクタ領域、ベース領域、エミッタ領
域の電極が素子の上部に略同じ平面上に位置するように
形成されていたので、コレクタ領域、ベース領域、エミ
ッタ領域の電極取り出しのために無視できない広い面積
を割かなければならなかった。即ち、従来、電極取り出
しが行われるのは略同一平面上においてであった。その
ため、縦型バイポーラトランジスタの占有面積の縮小を
図ることが難しかった。
【０００４】本発明はこのような問題点を解決すべく為
されたものであり、縦型バイポーラトランジスタの占有
面積の縮小を図ることを目的とする。
されたものであり、縦型バイポーラトランジスタの占有
面積の縮小を図ることを目的とする。
【０００５】
【課題を解決するための手段】本発明は、コレクタ領域
となるＳＯＩ層の島状部分の反研磨面側の部分にベース
領域を形成し、該ベース領域の側面と接するベース電極
を島状部分間分離用絶縁膜の下層を成すように形成し、
上記ベース領域の底面の一部にエミッタ領域を形成し、
上記ＳＯＩ層の下側にエミッタ電極を形成し、上記ＳＯ
Ｉ層の研磨面上にコレクタ電極を形成してなることを特
徴とする。
となるＳＯＩ層の島状部分の反研磨面側の部分にベース
領域を形成し、該ベース領域の側面と接するベース電極
を島状部分間分離用絶縁膜の下層を成すように形成し、
上記ベース領域の底面の一部にエミッタ領域を形成し、
上記ＳＯＩ層の下側にエミッタ電極を形成し、上記ＳＯ
Ｉ層の研磨面上にコレクタ電極を形成してなることを特
徴とする。
【０００６】
【作用】従って、本発明によれば、コレクタ電極の取り
出しがコレクタ領域表面（ＳＯＩ層研磨面）にて、ベー
ス電極の取り出しがベース領域側面（島状部分側面）に
て、エミッタ電極の取り出しがエミッタ領域の底面にて
行われ、３つの電極の取り出し部分の高さが異なり、同
一平面を占有しない。従って、電極の取り出しのために
広い面積が占有されることを回避でき、延いては縦型バ
イポーラトランジスタの微細化を図ることができる。
出しがコレクタ領域表面（ＳＯＩ層研磨面）にて、ベー
ス電極の取り出しがベース領域側面（島状部分側面）に
て、エミッタ電極の取り出しがエミッタ領域の底面にて
行われ、３つの電極の取り出し部分の高さが異なり、同
一平面を占有しない。従って、電極の取り出しのために
広い面積が占有されることを回避でき、延いては縦型バ
イポーラトランジスタの微細化を図ることができる。
【０００７】
【実施例】以下、本発明を図示実施例に従って詳細に説
明する。図１乃至図６は本発明縦型バイポーラトランジ
スタの製造方法の一つの実施例を工程順に示すものであ
り、この図１乃至図６に従って縦型バイポーラトランジ
スタの製造方法の説明をする。すると、自ずと製造され
た本発明縦型バイポーラトランジスタの一つの実施例の
構造も明らかにされる。
明する。図１乃至図６は本発明縦型バイポーラトランジ
スタの製造方法の一つの実施例を工程順に示すものであ
り、この図１乃至図６に従って縦型バイポーラトランジ
スタの製造方法の説明をする。すると、自ずと製造され
た本発明縦型バイポーラトランジスタの一つの実施例の
構造も明らかにされる。
【０００８】（１）先ず、形成するコレクタ領域２と同
じ導電型（この場合ｎ−型）で同じ不純物濃度の第１の
半導体基板、即ちコレクタ領域２を成す第１の半導体基
板１を用意し、その表面部にそれと逆導電型（この場合
ｐ型）不純物をドープしてベース領域３を形成する。そ
の後、第１の半導体基板１の表面部を選択的にエッチン
グすることにより島状部分４を形成する。このエッチン
グ深さはコレクタ領域２・ベース領域間接合の深さより
も充分に深くする。図１は島状部分４形成後の状態を示
す。
じ導電型（この場合ｎ−型）で同じ不純物濃度の第１の
半導体基板、即ちコレクタ領域２を成す第１の半導体基
板１を用意し、その表面部にそれと逆導電型（この場合
ｐ型）不純物をドープしてベース領域３を形成する。そ
の後、第１の半導体基板１の表面部を選択的にエッチン
グすることにより島状部分４を形成する。このエッチン
グ深さはコレクタ領域２・ベース領域間接合の深さより
も充分に深くする。図１は島状部分４形成後の状態を示
す。
【０００９】（２）次に、バイアスＥＣＲＣＶＤ法によ
りＳＯＩ層間を分離する分離用絶縁膜５を形成する。５
ａはこのバイアスＥＣＲＣＶＤで島状部分（ＳＯＩ層）
４上に形成された絶縁膜である。上記分離用絶縁膜５の
厚さは、上記エッチング深さよりも薄くし、また、表面
がコレクタ領域・ベース領域間接合よりも高いところに
位置するようにする。これは、次に形成するベース電極
（６）がベース領域３の側面に接するようにすると共
に、コレクタ領域２には接しないようにするためであ
る。
りＳＯＩ層間を分離する分離用絶縁膜５を形成する。５
ａはこのバイアスＥＣＲＣＶＤで島状部分（ＳＯＩ層）
４上に形成された絶縁膜である。上記分離用絶縁膜５の
厚さは、上記エッチング深さよりも薄くし、また、表面
がコレクタ領域・ベース領域間接合よりも高いところに
位置するようにする。これは、次に形成するベース電極
（６）がベース領域３の側面に接するようにすると共
に、コレクタ領域２には接しないようにするためであ
る。
【００１０】その後、ｐ+ 型の多結晶シリコン層をＣＶ
Ｄにより形成し、しかる後、適宜パターニングし、これ
をもってベース電極６とする。このベース電極６はＳＯ
Ｉ層の島状部分４のベース領域３の側面に接する。即
ち、ベース電極の取り出しはベース領域３の側面に行う
ことができるのである。図２はｐ+ 型多結晶シリコン層
からなるベース電極６形成後の状態を示す。
Ｄにより形成し、しかる後、適宜パターニングし、これ
をもってベース電極６とする。このベース電極６はＳＯ
Ｉ層の島状部分４のベース領域３の側面に接する。即
ち、ベース電極の取り出しはベース領域３の側面に行う
ことができるのである。図２はｐ+ 型多結晶シリコン層
からなるベース電極６形成後の状態を示す。
【００１１】（３）次に、後でＳＯＩ層４を支持する支
持絶縁膜（ＳＯＩ構造のＩに該当する絶縁膜）となる絶
縁膜７をＣＶＤにより形成し、該絶縁膜７に対しての選
択的エッチングにより上記ベース領域３の表面を露出さ
せるエミッタ用コンタクトホール８を形成する。その
後、該コンタクトホール８内周面に絶縁物（例えばシリ
コン酸化物ＳｉＯ２）からなるサイドウォール９を形成
する。サイドウォール９は、次に形成されるエミッタ電
極（１０）ベース電極６との間に充分な余裕を設けるた
めに形成するのが好ましい。
持絶縁膜（ＳＯＩ構造のＩに該当する絶縁膜）となる絶
縁膜７をＣＶＤにより形成し、該絶縁膜７に対しての選
択的エッチングにより上記ベース領域３の表面を露出さ
せるエミッタ用コンタクトホール８を形成する。その
後、該コンタクトホール８内周面に絶縁物（例えばシリ
コン酸化物ＳｉＯ２）からなるサイドウォール９を形成
する。サイドウォール９は、次に形成されるエミッタ電
極（１０）ベース電極６との間に充分な余裕を設けるた
めに形成するのが好ましい。
【００１２】（４）次に、サイドウォール９によってシ
ュリンクされたエミッタコンタクトホール８にｎ+ 型多
結晶シリコン層を埋め込み、これをもってエミッタ電極
１０とする。次に、高融点金属からなり、エミッタ電極
１０と接続される配線膜１１及びそれと同層の配線膜
（図示しない）を形成し、しかる後、表面に絶縁膜１２
を形成する。図４は該絶縁膜１２形成後の状態を示す。
ュリンクされたエミッタコンタクトホール８にｎ+ 型多
結晶シリコン層を埋め込み、これをもってエミッタ電極
１０とする。次に、高融点金属からなり、エミッタ電極
１０と接続される配線膜１１及びそれと同層の配線膜
（図示しない）を形成し、しかる後、表面に絶縁膜１２
を形成する。図４は該絶縁膜１２形成後の状態を示す。
【００１３】（５）次に、図５に示すように、第１の半
導体基板１を、その絶縁膜１２の表面にて第２の半導体
基板１３の表面に貼り合わせる。貼り合せ温度は例えば
８００℃以下である。 （６）その後、第１の半導体基板１を裏面側から前記分
離用絶縁膜５の表面が露出し島状部分４がＳＯＩ層とし
て他から名実共に分離した状態になるまで研磨する。
導体基板１を、その絶縁膜１２の表面にて第２の半導体
基板１３の表面に貼り合わせる。貼り合せ温度は例えば
８００℃以下である。 （６）その後、第１の半導体基板１を裏面側から前記分
離用絶縁膜５の表面が露出し島状部分４がＳＯＩ層とし
て他から名実共に分離した状態になるまで研磨する。
【００１４】その後、研磨面１４に露出するｎ- 型コレ
クタ領域２の表面部に電極取り出しのためにｎ+ 型不純
物をイオン打込みしてｎ+ 型領域とする。その後、アニ
ールする。すると、イオン打込みした不純物は活性化さ
れると共に、ｐ+ 型多結晶シリコンからなるベース電極
６中の不純物がベース領域６内に拡散してベース電極取
り出し用の高濃度領域１６が形成され、同時に、ｎ+ 型
多結晶シリコンからなるエミッタ電極１０中の不純物が
ベース領域３内に拡散してエミッタ電極１５が形成され
る。
クタ領域２の表面部に電極取り出しのためにｎ+ 型不純
物をイオン打込みしてｎ+ 型領域とする。その後、アニ
ールする。すると、イオン打込みした不純物は活性化さ
れると共に、ｐ+ 型多結晶シリコンからなるベース電極
６中の不純物がベース領域６内に拡散してベース電極取
り出し用の高濃度領域１６が形成され、同時に、ｎ+ 型
多結晶シリコンからなるエミッタ電極１０中の不純物が
ベース領域３内に拡散してエミッタ電極１５が形成され
る。
【００１５】しかる後、分離用絶縁膜５に図示しない上
下配線間接続用スルーホールを形成し、その後選択タン
グステンでそのスルーホールを埋め込む等し、コレクタ
配線膜１７及びそれと同層の配線膜を形成する。すると
図６に示す構造の本発明縦型バイポーラトランジスタの
一つの実施例が出来上る。
下配線間接続用スルーホールを形成し、その後選択タン
グステンでそのスルーホールを埋め込む等し、コレクタ
配線膜１７及びそれと同層の配線膜を形成する。すると
図６に示す構造の本発明縦型バイポーラトランジスタの
一つの実施例が出来上る。
【００１６】図６に示す本発明縦型バイポーラトランジ
スタの一つの実施例の構造を示すと下記のとおりであ
る。即ち、ＳＯＩ層の分離用絶縁膜５によって他から分
離された島状部分４の研磨面側の部分にコレクタ領域２
が形成され、上記ＳＯＩ層の島状部分４の下側の部分に
ベース領域３が形成され、該ベース領域３と接するベー
ス電極６が上記分離用絶縁膜５の下層を成すように形成
され、上記ベース領域３の底面の一部にエミッタ領域１
５が形成され、上記ＳＯＩ層の下側にエミッタ電極１０
が形成され、上記ＳＯＩ層の研磨面１４上に上記コレク
タ領域１５と接続されたコレクタ電極が形成されてな
る。
スタの一つの実施例の構造を示すと下記のとおりであ
る。即ち、ＳＯＩ層の分離用絶縁膜５によって他から分
離された島状部分４の研磨面側の部分にコレクタ領域２
が形成され、上記ＳＯＩ層の島状部分４の下側の部分に
ベース領域３が形成され、該ベース領域３と接するベー
ス電極６が上記分離用絶縁膜５の下層を成すように形成
され、上記ベース領域３の底面の一部にエミッタ領域１
５が形成され、上記ＳＯＩ層の下側にエミッタ電極１０
が形成され、上記ＳＯＩ層の研磨面１４上に上記コレク
タ領域１５と接続されたコレクタ電極が形成されてな
る。
【００１７】つまり、コレクタ領域２となるＳＯＩ層の
島状部分４の反研磨面側の部分にベース領域３を形成
し、該ベース領域３の側面と接するベース電極６を島状
部分４間分離用絶縁膜５の下層を成すように形成し、上
記ベース領域３の底面の一部にエミッタ領域１５を形成
し、上記ＳＯＩ層の下側にエミッタ電極１０を形成し、
上記ＳＯＩ層の研磨面上にコレクタ電極１７を形成して
なる。従って、コレクタ電極１７の取り出しがコレクタ
領域２表面（ＳＯＩ層研磨面１４）にて、ベース電極６
の取り出しがベース領域３側面（島状部分側面）にて、
エミッタ電極１０の取り出しがエミッタ領域１０の底面
にて行われ、３つの電極１０、６、１７の取り出し部分
の高さが異なり、同一平面を占有しない。従って、電極
の取り出しのために広い面積が占有されることを回避で
き、延いては縦型バイポーラトランジスタの微細化を図
ることができる。
島状部分４の反研磨面側の部分にベース領域３を形成
し、該ベース領域３の側面と接するベース電極６を島状
部分４間分離用絶縁膜５の下層を成すように形成し、上
記ベース領域３の底面の一部にエミッタ領域１５を形成
し、上記ＳＯＩ層の下側にエミッタ電極１０を形成し、
上記ＳＯＩ層の研磨面上にコレクタ電極１７を形成して
なる。従って、コレクタ電極１７の取り出しがコレクタ
領域２表面（ＳＯＩ層研磨面１４）にて、ベース電極６
の取り出しがベース領域３側面（島状部分側面）にて、
エミッタ電極１０の取り出しがエミッタ領域１０の底面
にて行われ、３つの電極１０、６、１７の取り出し部分
の高さが異なり、同一平面を占有しない。従って、電極
の取り出しのために広い面積が占有されることを回避で
き、延いては縦型バイポーラトランジスタの微細化を図
ることができる。
【００１８】
【発明の効果】本発明は、ＳＯＩ層の分離用絶縁膜によ
って他から分離された島状部分の研磨面側の部分にコレ
クタ領域が形成され、上記ＳＯＩ層の島状部分の下側の
部分にベース領域が形成され、該ベース領域と接するベ
ース電極が上記分離用絶縁膜の下層を成すように形成さ
れ、上記ベース領域の底面の一部にエミッタ領域が形成
され、上記ＳＯＩ層の下側にエミッタ電極が形成され、
上記ＳＯＩ層の研磨面上に上記コレクタ領域と接続され
たコレクタ電極が形成されるようにしてなることを特徴
とするものである。従って、本発明によれば、コレクタ
電極の取り出しがコレクタ領域表面（ＳＯＩ層研磨面）
にて、ベース電極の取り出しがベース領域側面（島状部
分側面）にて、エミッタ電極の取り出しがエミッタ領域
の底面にて行われ、３つの電極の取り出し部分の高さが
異なり、同一平面を占有しない。従って、電極の取り出
しのために広い面積が占有されることを回避でき、延い
ては縦型バイポーラトランジスタの微細化を図ることが
できる。
って他から分離された島状部分の研磨面側の部分にコレ
クタ領域が形成され、上記ＳＯＩ層の島状部分の下側の
部分にベース領域が形成され、該ベース領域と接するベ
ース電極が上記分離用絶縁膜の下層を成すように形成さ
れ、上記ベース領域の底面の一部にエミッタ領域が形成
され、上記ＳＯＩ層の下側にエミッタ電極が形成され、
上記ＳＯＩ層の研磨面上に上記コレクタ領域と接続され
たコレクタ電極が形成されるようにしてなることを特徴
とするものである。従って、本発明によれば、コレクタ
電極の取り出しがコレクタ領域表面（ＳＯＩ層研磨面）
にて、ベース電極の取り出しがベース領域側面（島状部
分側面）にて、エミッタ電極の取り出しがエミッタ領域
の底面にて行われ、３つの電極の取り出し部分の高さが
異なり、同一平面を占有しない。従って、電極の取り出
しのために広い面積が占有されることを回避でき、延い
ては縦型バイポーラトランジスタの微細化を図ることが
できる。
【図１】本発明縦型バイポーラトランジスタの製造方法
の一つの実施例の第１の工程を示す断面図である。
の一つの実施例の第１の工程を示す断面図である。
【図２】上記実施例の第２の工程を示す断面図である。
【図３】上記実施例の第３の工程を示す断面図である。
【図４】上記実施例の第４の工程を示す断面図である。
【図５】上記実施例の第５の工程を示す断面図である。
【図６】上記実施例の第６の工程を示し且つ本実施例に
より製造された本発明縦型バイポーラトランジスタの構
造を示す断面図である。
より製造された本発明縦型バイポーラトランジスタの構
造を示す断面図である。
１ 第１の半導体基板 ２ コレクタ領域 ３ ベース領域 ４ ＳＯＩ層の島状部分 ５ 分離用絶縁膜 ６ ベース電極 ７ 支持絶縁膜 ８ エミッタコンタクトホール １０ エミッタ電極 １３ 第２の半導体基板 １４ 研磨面 １５ エミッタ領域 １７ コレクタ電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−44065（ＪＰ，Ａ) 特開 平１−186674（ＪＰ，Ａ) 特開 平１−179454（ＪＰ，Ａ) 特開 平２−246219（ＪＰ，Ａ) 特開 平１−232755（ＪＰ，Ａ) 特開 平３−246956（ＪＰ，Ａ) 特開 昭61−114571（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 27/12 H01L 29/73
Claims (2)
- 【請求項１】 ＳＯＩ層の分離用絶縁膜によって他から
分離された島状部分の研磨面側の部分にコレクタ領域が
形成され、 上記ＳＯＩ層の島状部分の下部にベース領域が形成さ
れ、 上記ベース領域と接するベース電極が上記分離用絶縁膜
の下層を成すように形成され、 上記ベース領域の底面の一部にエミッタ領域が形成さ
れ、 上記ＳＯＩ層の下側にエミッタ電極が形成され、 上記ＳＯＩ層の研磨面上に上記コレクタ領域と接続され
たコレクタ電極が形成されてなることを特徴とするＳＯ
Ｉ構造の縦型バイポーラトランジスタ - 【請求項２】 コレクタ領域を成す第１の半導体基板の
表面部にベース領域を形成し、 上記第１の半導体基板の表面部を上記コレクタ領域・ベ
ース領域間接合よりも深く選択エッチングすることによ
りＳＯＩ層となる島状部分を形成し、 上記島状部分を他から分離する分離絶縁膜を形成し、 上記分離用絶縁膜上に、島状部分のベース領域の側面と
接するベース電極を形成し、 上記第１の半導体基板の表面上にＳＯＩ層を支持する支
持絶縁膜を形成し、 上記支持絶縁膜に上記ベース領域を露出させるコンタク
トホールを形成し、 上記コンタクトホール内にエミッタ形成用不純物を含ん
だ半導体からなるエミッタ電極を形成し、 上記エミッタ電極中の不純物を上記ベース領域中に拡散
させることによりエミッタ領域を形成し、 上記第１の半導体基板の表面に上記エミッタ電極を介し
て上記エミッタ領域に接続される配線膜を形成し、 上記第１の半導体基板の表面に第２の半導体基板を貼り
合せ、 上記第１の半導体基板の裏面を上記分離用絶縁膜が露出
するまで研磨し、 上記島状部分の研磨面に露出したコレクタ領域と接続さ
れたコレクタ電極を形成することを特徴とする縦型バイ
ポーラトランジスタの製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35464491A JP3146582B2 (ja) | 1991-12-18 | 1991-12-18 | Ｓｏｉ構造の縦型バイポーラトランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35464491A JP3146582B2 (ja) | 1991-12-18 | 1991-12-18 | Ｓｏｉ構造の縦型バイポーラトランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05166830A JPH05166830A (ja) | 1993-07-02 |
| JP3146582B2 true JP3146582B2 (ja) | 2001-03-19 |
Family
ID=18438945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35464491A Expired - Fee Related JP3146582B2 (ja) | 1991-12-18 | 1991-12-18 | Ｓｏｉ構造の縦型バイポーラトランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3146582B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518342B1 (en) | 1998-10-29 | 2003-02-11 | Nippon Shokubai Co., Ltd. | Emulsion for pressure-sensitive adhesive |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004061327A1 (de) * | 2004-12-11 | 2006-06-14 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Vertikaler Bipolartransistor |
-
1991
- 1991-12-18 JP JP35464491A patent/JP3146582B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518342B1 (en) | 1998-10-29 | 2003-02-11 | Nippon Shokubai Co., Ltd. | Emulsion for pressure-sensitive adhesive |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05166830A (ja) | 1993-07-02 |
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