JPH04251935A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04251935A JPH04251935A JP3001124A JP112491A JPH04251935A JP H04251935 A JPH04251935 A JP H04251935A JP 3001124 A JP3001124 A JP 3001124A JP 112491 A JP112491 A JP 112491A JP H04251935 A JPH04251935 A JP H04251935A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特にバイポーラトランジスタ及びその製造
方法に関する。
方法に係り、特にバイポーラトランジスタ及びその製造
方法に関する。
【０００２】
【従来の技術】今日のＬＳＩ市場において、その殆どが
シリコンを用いたＬＳＩであり、その中で特に高速性が
要求されるものがシリコンバイポーラトランジスタであ
る。従来技術によるシリコンバイポーラトランジスタの
製造方法を、第５図を用いて説明する。
シリコンを用いたＬＳＩであり、その中で特に高速性が
要求されるものがシリコンバイポーラトランジスタであ
る。従来技術によるシリコンバイポーラトランジスタの
製造方法を、第５図を用いて説明する。
【０００３】例えばｐ型シリコン基板５０上にｎ＋ 型
埋め込み層５２を形成し、このｎ＋ 型埋込み層５２及
びｐ型シリコン基板５０上にｎ− 型コレクタ層５４を
エピタキシャル成長させる。そして図示しないが、ｎ−
型コレクタ層５４側面には、ｐ＋ 型素子分離領域を
形成し、ｎ− 型コレクタ層５４をｐｎ接合分離する。 また、ｎ− 型コレクタ層５４表面にフィールド酸化膜
５６を選択的に形成する。そしてこのフィールド酸化膜
５６によって分離されたｎ− 型コレクタ層５４にｎ型
不純物を添加して、ｎ＋ 型埋込み層５２に達するｎ＋
型コレクタ引出し領域５８を形成する。
埋め込み層５２を形成し、このｎ＋ 型埋込み層５２及
びｐ型シリコン基板５０上にｎ− 型コレクタ層５４を
エピタキシャル成長させる。そして図示しないが、ｎ−
型コレクタ層５４側面には、ｐ＋ 型素子分離領域を
形成し、ｎ− 型コレクタ層５４をｐｎ接合分離する。 また、ｎ− 型コレクタ層５４表面にフィールド酸化膜
５６を選択的に形成する。そしてこのフィールド酸化膜
５６によって分離されたｎ− 型コレクタ層５４にｎ型
不純物を添加して、ｎ＋ 型埋込み層５２に達するｎ＋
型コレクタ引出し領域５８を形成する。
【０００４】次いで、全面にエピタキシャル層を成長さ
せ、活性化領域のｎ−型コレクタ層５４上にｐ型単結晶
シリコン層からなるｐ型ベース領域６０を、フィールド
酸化膜５６上にｐ型多結晶シリコン層からなるベース引
出し領域６２をそれぞれ同時に形成する。続いて、この
ベース引出し領域６２を所定の形状にパターニングした
後、全面にシリコン酸化膜６４を堆積する。
せ、活性化領域のｎ−型コレクタ層５４上にｐ型単結晶
シリコン層からなるｐ型ベース領域６０を、フィールド
酸化膜５６上にｐ型多結晶シリコン層からなるベース引
出し領域６２をそれぞれ同時に形成する。続いて、この
ベース引出し領域６２を所定の形状にパターニングした
後、全面にシリコン酸化膜６４を堆積する。
【０００５】次いで、ｐ型ベース領域６０上のシリコン
酸化膜６４にコンタクト窓を開口した後、このコンタク
ト窓上にｎ型不純物を添加した多結晶シリコン層からな
るエミッタ引出し電極６６を形成する。そしてエミッタ
引出し電極６６からの固層拡散法により、ｐ型ベース領
域６０表面にｎ＋ 型エミッタ領域６８を形成する。ま
た、シリコン酸化膜６４に開口したコンタクト窓を介し
て、ベース引出し領域６２及びｎ＋ 型コレクタ引出し
領域５８上にＡｌ（アルミニウム）からなるベース電極
７０及びコレクタ電極７２をそれぞれ形成すると共に、
エミッタ引出し電極６６上にＡｌからなるエミッタ電極
７４を形成する。
酸化膜６４にコンタクト窓を開口した後、このコンタク
ト窓上にｎ型不純物を添加した多結晶シリコン層からな
るエミッタ引出し電極６６を形成する。そしてエミッタ
引出し電極６６からの固層拡散法により、ｐ型ベース領
域６０表面にｎ＋ 型エミッタ領域６８を形成する。ま
た、シリコン酸化膜６４に開口したコンタクト窓を介し
て、ベース引出し領域６２及びｎ＋ 型コレクタ引出し
領域５８上にＡｌ（アルミニウム）からなるベース電極
７０及びコレクタ電極７２をそれぞれ形成すると共に、
エミッタ引出し電極６６上にＡｌからなるエミッタ電極
７４を形成する。
【０００６】このようにしてシリコンバイポーラトラン
ジスタが作製される。
ジスタが作製される。
【０００７】
【発明が解決しようとする課題】ところで、このような
シリコンバイポーラトランジスタを用いて回路を構成し
た場合、その高速性を向上させるには、各端子に繋がる
寄生容量を減らすことが必要である。しかしながら、上
記従来のシリコンバイポーラトランジスタにおいては、
ｎ−型コレクタ層５４側面はｐ＋ 型素子分離領域とｐ
ｎ接合分離され、またｎ− 型コレクタ層５４及びｎ＋
型埋め込み層５２底面はｐ型シリコン基板５０とｐｎ
接合されている。従って、これらのｐｎ接合による寄生
容量が大きくなり、シリコンバイポーラ集積回路の回路
動作の高速動作を妨げている。
シリコンバイポーラトランジスタを用いて回路を構成し
た場合、その高速性を向上させるには、各端子に繋がる
寄生容量を減らすことが必要である。しかしながら、上
記従来のシリコンバイポーラトランジスタにおいては、
ｎ−型コレクタ層５４側面はｐ＋ 型素子分離領域とｐ
ｎ接合分離され、またｎ− 型コレクタ層５４及びｎ＋
型埋め込み層５２底面はｐ型シリコン基板５０とｐｎ
接合されている。従って、これらのｐｎ接合による寄生
容量が大きくなり、シリコンバイポーラ集積回路の回路
動作の高速動作を妨げている。
【０００８】この問題を解決するため、ｐ＋ 型素子分
離領域によるｐｎ接合分離の代わりにＬＯＣＯＳ（Ｌｏ
ｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）
法によって生成した厚い酸化膜を用いたり、Ｕ字形やＶ
字形のトレンチアイソレーションを用いた素子分離がな
されるようになったが、それでもコレクタと基板との間
の寄生容量、特に高濃度のｎ＋ 型埋め込み層５２底面
とｐ型シリコン基板５０との間のｐｎ接合による寄生容
量を無視することができず、高速化を図るうえでの大き
な問題となっていた。
離領域によるｐｎ接合分離の代わりにＬＯＣＯＳ（Ｌｏ
ｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）
法によって生成した厚い酸化膜を用いたり、Ｕ字形やＶ
字形のトレンチアイソレーションを用いた素子分離がな
されるようになったが、それでもコレクタと基板との間
の寄生容量、特に高濃度のｎ＋ 型埋め込み層５２底面
とｐ型シリコン基板５０との間のｐｎ接合による寄生容
量を無視することができず、高速化を図るうえでの大き
な問題となっていた。
【０００９】そこで本発明は、コレクタ基板間容量を大
幅に低減することにより、高速性を向上させることがで
きる半導体装置及びその製造方法を提供することを目的
とする。
幅に低減することにより、高速性を向上させることがで
きる半導体装置及びその製造方法を提供することを目的
とする。
【００１０】
【課題を解決するための手段】上記課題は、支持基板と
、前記支持基板上に形成された絶縁層と、前記絶縁層に
よって側面及び底面を囲まれ、表面に設けられたコレク
タ領域及び前記コレクタ領域の周囲に設けられた高濃度
のコレクタ引出し領域を有する半導体層と、前記半導体
層の前記コレクタ引出し領域上に形成されたコレクタ電
極とを備えていることを特徴とする半導体装置によって
達成される。
、前記支持基板上に形成された絶縁層と、前記絶縁層に
よって側面及び底面を囲まれ、表面に設けられたコレク
タ領域及び前記コレクタ領域の周囲に設けられた高濃度
のコレクタ引出し領域を有する半導体層と、前記半導体
層の前記コレクタ引出し領域上に形成されたコレクタ電
極とを備えていることを特徴とする半導体装置によって
達成される。
【００１１】また、上記の半導体装置において、前記半
導体層の前記コレクタ引出し領域の前記絶縁層に接して
いる底面の角部が、多結晶シリコン層であることを特徴
とする半導体装置によって達成される。また、上記課題
は、シリコン基板上に第１の絶縁層を形成した後、前記
第１の絶縁層を選択的にエッチングして前記シリコン基
板表面を露出する工程と、エピタキシャル成長により、
前記シリコン基板上に導電性の単結晶シリコン層を形成
すると同時に、前記第１の絶縁層の上面及び側面に導電
性の多結晶シリコン層を形成する工程と、前記多結晶シ
リコン層及び前記単結晶シリコン層を前記第１の絶縁層
上面に達するまで選択研磨して平坦化し、前記シリコン
基板上の前記単結晶シリコン層と前記第１の絶縁層側面
の前記多結晶シリコン層とからなるコレクタ領域を形成
する工程と、前記コレクタ領域表面に前記コレクタ領域
と同じ導電型の不純物を導入する工程と、前記第１の絶
縁層及び前記コレクタ領域上に第２の絶縁層を形成した
後、前記第２の絶縁層と支持基板とを張り合わせる工程
と、熱処理により、前記コレクタ領域の前記第２の絶縁
層との界面近傍に導入した前記不純物を拡散して、前記
単結晶シリコン層及び前記多結晶シリコン層に高濃度の
コレクタ引出し領域を形成し、前記コレクタ引出し領域
によって周囲を囲まれた前記シリコン基板との界面近傍
の前記単結晶シリコン層に前記コレクタ領域を残存させ
る工程と、前記シリコン基板裏面を前記第１の絶縁層に
達するまで研磨して、前記コレクタ領域及び前記コレク
タ引出し領域とを露出させる工程と、露出させた前記コ
レクタ引出し領域上にコレクタ電極を形成する工程とを
有することを特徴とする半導体装置の製造方法によって
達成される。
導体層の前記コレクタ引出し領域の前記絶縁層に接して
いる底面の角部が、多結晶シリコン層であることを特徴
とする半導体装置によって達成される。また、上記課題
は、シリコン基板上に第１の絶縁層を形成した後、前記
第１の絶縁層を選択的にエッチングして前記シリコン基
板表面を露出する工程と、エピタキシャル成長により、
前記シリコン基板上に導電性の単結晶シリコン層を形成
すると同時に、前記第１の絶縁層の上面及び側面に導電
性の多結晶シリコン層を形成する工程と、前記多結晶シ
リコン層及び前記単結晶シリコン層を前記第１の絶縁層
上面に達するまで選択研磨して平坦化し、前記シリコン
基板上の前記単結晶シリコン層と前記第１の絶縁層側面
の前記多結晶シリコン層とからなるコレクタ領域を形成
する工程と、前記コレクタ領域表面に前記コレクタ領域
と同じ導電型の不純物を導入する工程と、前記第１の絶
縁層及び前記コレクタ領域上に第２の絶縁層を形成した
後、前記第２の絶縁層と支持基板とを張り合わせる工程
と、熱処理により、前記コレクタ領域の前記第２の絶縁
層との界面近傍に導入した前記不純物を拡散して、前記
単結晶シリコン層及び前記多結晶シリコン層に高濃度の
コレクタ引出し領域を形成し、前記コレクタ引出し領域
によって周囲を囲まれた前記シリコン基板との界面近傍
の前記単結晶シリコン層に前記コレクタ領域を残存させ
る工程と、前記シリコン基板裏面を前記第１の絶縁層に
達するまで研磨して、前記コレクタ領域及び前記コレク
タ引出し領域とを露出させる工程と、露出させた前記コ
レクタ引出し領域上にコレクタ電極を形成する工程とを
有することを特徴とする半導体装置の製造方法によって
達成される。
【００１２】
【作用】即ち本発明は、コレクタ領域及びコレクタ引出
し領域からなるコレクタの周囲が全て絶縁層によって囲
まれているため、特に高濃度のコレクタ引出し領域の側
面及び底面が絶縁層と接しているため、従来のｐｎ接合
によって形成されているコレクタと基板との間の容量が
大幅に低減される。従って、この寄生容量の低減により
、バイポーラトランジスタの高速性を向上させることが
できる。
し領域からなるコレクタの周囲が全て絶縁層によって囲
まれているため、特に高濃度のコレクタ引出し領域の側
面及び底面が絶縁層と接しているため、従来のｐｎ接合
によって形成されているコレクタと基板との間の容量が
大幅に低減される。従って、この寄生容量の低減により
、バイポーラトランジスタの高速性を向上させることが
できる。
【００１３】また、従来のバイポーラトランジスタの製
造方法においては、高濃度のコレクタ埋め込み層とコレ
クタ引出し領域とをそれぞれ２回の不純物導入によって
形成していたが、これら２つの領域の機能を兼ねている
コレクタ引出し領域を１回の不純物導入によって形成す
ることができる。
造方法においては、高濃度のコレクタ埋め込み層とコレ
クタ引出し領域とをそれぞれ２回の不純物導入によって
形成していたが、これら２つの領域の機能を兼ねている
コレクタ引出し領域を１回の不純物導入によって形成す
ることができる。
【００１４】
【実施例】以下、本発明を図示する実施例に基づいて具
体的に説明する。図１は本発明の一実施例によるバイポ
ーラトランジスタを示す断面図である。支持基板として
のシリコン基板１０上に、厚さ１μｍのシリコン酸化膜
１２が形成されている。このシリコン酸化膜１２上には
、厚さ６００ｎｍの半導体層１４が形成され、その側面
をシリコン酸化膜１６によって囲まれている。
体的に説明する。図１は本発明の一実施例によるバイポ
ーラトランジスタを示す断面図である。支持基板として
のシリコン基板１０上に、厚さ１μｍのシリコン酸化膜
１２が形成されている。このシリコン酸化膜１２上には
、厚さ６００ｎｍの半導体層１４が形成され、その側面
をシリコン酸化膜１６によって囲まれている。
【００１５】半導体層１４表面にはｎ型コレクタ領域１
８が形成され、その周囲はｎ＋ 型コレクタ引出し領域
２０によって取り囲まれている。そして半導体層１４の
ｎ＋ 型コレクタ引出し領域２０底面がシリコン酸化膜
１２と接している部分の角部は多結晶シリコン層２２か
らなっている。なお、この多結晶シリコン層２２以外の
部分の半導体層１４は単結晶シリコン層からなっている
。
８が形成され、その周囲はｎ＋ 型コレクタ引出し領域
２０によって取り囲まれている。そして半導体層１４の
ｎ＋ 型コレクタ引出し領域２０底面がシリコン酸化膜
１２と接している部分の角部は多結晶シリコン層２２か
らなっている。なお、この多結晶シリコン層２２以外の
部分の半導体層１４は単結晶シリコン層からなっている
。
【００１６】ｎ型コレクタ領域１８上には、シリコン酸
化膜２４に開口された開口部を介してｐ型ベース領域２
６が形成されている。このｐ型ベース領域２６表面には
ｎ＋型エミッタ領域２８が形成されている。そしてｐ型
ベース領域２６に接続するｐ型ベース引出し領域３０は
シリコン酸化膜３２に形成されたコンタクト窓を介して
Ａｌからなるベース電極３４に接続されている。また、
ｎ＋型エミッタ領域２８はシリコン酸化膜３２に開口さ
れたコンタクト窓を介して多結晶シリコンからなるｎ＋
型エミッタ引出し電極３６に接続され、このｎ＋ 型
エミッタ引出し電極３６はその上にＡｌからなるエミッ
タ電極３８が形成されている。更にまた、半導体層１４
のｎ＋ 型コレクタ引出し領域２０上には、シリコン酸
化膜２４、３２に開口されたコンタクト窓を介してＡｌ
からなるコレクタ電極４０が形成され、ｎ＋ 型コレク
タ引出し領域２０と接続されている。
化膜２４に開口された開口部を介してｐ型ベース領域２
６が形成されている。このｐ型ベース領域２６表面には
ｎ＋型エミッタ領域２８が形成されている。そしてｐ型
ベース領域２６に接続するｐ型ベース引出し領域３０は
シリコン酸化膜３２に形成されたコンタクト窓を介して
Ａｌからなるベース電極３４に接続されている。また、
ｎ＋型エミッタ領域２８はシリコン酸化膜３２に開口さ
れたコンタクト窓を介して多結晶シリコンからなるｎ＋
型エミッタ引出し電極３６に接続され、このｎ＋ 型
エミッタ引出し電極３６はその上にＡｌからなるエミッ
タ電極３８が形成されている。更にまた、半導体層１４
のｎ＋ 型コレクタ引出し領域２０上には、シリコン酸
化膜２４、３２に開口されたコンタクト窓を介してＡｌ
からなるコレクタ電極４０が形成され、ｎ＋ 型コレク
タ引出し領域２０と接続されている。
【００１７】次に、図２乃至図４に示す工程図を用いて
、図１のバイポーラトランジスタの製造方法を説明する
。シリコン基板４２上に、厚さ６００ｎｍのシリコン酸
化膜１６を熱酸化によって形成した後、フォトプロセス
により所定の形状にパターニングしたマスクを用いてシ
リコン酸化膜１６の選択的なエッチングを行ない、シリ
コン基板４２表面を一部露出させる（図２（ａ）参照）
。
、図１のバイポーラトランジスタの製造方法を説明する
。シリコン基板４２上に、厚さ６００ｎｍのシリコン酸
化膜１６を熱酸化によって形成した後、フォトプロセス
により所定の形状にパターニングしたマスクを用いてシ
リコン酸化膜１６の選択的なエッチングを行ない、シリ
コン基板４２表面を一部露出させる（図２（ａ）参照）
。
【００１８】次いで、温度８００〜９００℃の条件でエ
ピタキシャル成長を行なう。このエピタキシャル成長に
より、露出したシリコン基板４２上には厚さ７００ｎｍ
のｎ型単結晶シリコン層１８ａが形成され、同時にシリ
コン酸化膜１６上面及び側面には厚さ７００ｎｍのｎ型
多結晶シリコン層２２が形成される。そしてこれら単結
晶シリコン層１８ａ及び多結晶シリコン層２２は図中の
破線で示す面において接続している（図２（ｂ）参照）
。
ピタキシャル成長を行なう。このエピタキシャル成長に
より、露出したシリコン基板４２上には厚さ７００ｎｍ
のｎ型単結晶シリコン層１８ａが形成され、同時にシリ
コン酸化膜１６上面及び側面には厚さ７００ｎｍのｎ型
多結晶シリコン層２２が形成される。そしてこれら単結
晶シリコン層１８ａ及び多結晶シリコン層２２は図中の
破線で示す面において接続している（図２（ｂ）参照）
。
【００１９】次いで、所定の研磨剤とアルカリ系溶液を
用いて多結晶シリコン層２２及び単結晶シリコン層１８
ａを選択研磨し、平坦化する。この研磨はストッパーと
して作用するシリコン酸化膜１６上面に達するまで行な
う。こうしてシリコン酸化膜１６にその側面を囲まれた
平坦な半導体層１４が、即ちシリコン基板４２上の単結
晶シリコン層１８ａとシリコン酸化膜１６側面上の多結
晶シリコン層２２とからなっている半導体層１４が形成
される（図２（ｃ）参照）。
用いて多結晶シリコン層２２及び単結晶シリコン層１８
ａを選択研磨し、平坦化する。この研磨はストッパーと
して作用するシリコン酸化膜１６上面に達するまで行な
う。こうしてシリコン酸化膜１６にその側面を囲まれた
平坦な半導体層１４が、即ちシリコン基板４２上の単結
晶シリコン層１８ａとシリコン酸化膜１６側面上の多結
晶シリコン層２２とからなっている半導体層１４が形成
される（図２（ｃ）参照）。
【００２０】次いで、イオン注入法を用いて、半導体層
１４表面にドーズ量１Ｅ１６ｃｍ−２の条件でＡｓをド
ーピングし、濃度１Ｅ２０ｃｍ−３のｎ＋ 型不純物領
域２０ａを形成する。続いて、半導体層１４及びシリコ
ン酸化膜１６上に、厚さ１μｍのシリコン酸化膜１２を
堆積する。なお、このシリコン酸化膜１２はＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
）酸化膜であっても、またＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏ
ｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ ）であって
もよい（図３（ａ）参照）。
１４表面にドーズ量１Ｅ１６ｃｍ−２の条件でＡｓをド
ーピングし、濃度１Ｅ２０ｃｍ−３のｎ＋ 型不純物領
域２０ａを形成する。続いて、半導体層１４及びシリコ
ン酸化膜１６上に、厚さ１μｍのシリコン酸化膜１２を
堆積する。なお、このシリコン酸化膜１２はＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
）酸化膜であっても、またＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏ
ｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ ）であって
もよい（図３（ａ）参照）。
【００２１】次いで、シリコン酸化膜１２上に支持基板
用のシリコン基板１０を張り合わせる。このとき、シリ
コン酸化膜１２はこの張り合わせ面における不均一な応
力が発生することを防止する。また、この張り合わせの
際の熱処理により、ｎ＋ 型不純物領域２０ａ中のＡｓ
は活性化されると共に半導体層１４内に拡散される。と
ころで、Ａｓの拡散係数は多結晶シリコン層２２中の方
が単結晶シリコン層１８ａ中よりも大きいため、半導体
層１４内の拡散においては、多結晶シリコン層２２を速
い速度で拡散し、半導体層１４とシリコン基板４２との
界面にまで達する。
用のシリコン基板１０を張り合わせる。このとき、シリ
コン酸化膜１２はこの張り合わせ面における不均一な応
力が発生することを防止する。また、この張り合わせの
際の熱処理により、ｎ＋ 型不純物領域２０ａ中のＡｓ
は活性化されると共に半導体層１４内に拡散される。と
ころで、Ａｓの拡散係数は多結晶シリコン層２２中の方
が単結晶シリコン層１８ａ中よりも大きいため、半導体
層１４内の拡散においては、多結晶シリコン層２２を速
い速度で拡散し、半導体層１４とシリコン基板４２との
界面にまで達する。
【００２２】このようにしてシリコン基板４２との界面
近傍の単結晶シリコン層１８ａの一部を残して、その周
囲の単結晶シリコン層１８ａ及び多結晶シリコン層２２
に高濃度のｎ＋ 型コレクタ引出し領域２０が形成され
る。従って、このｎ＋ 型コレクタ引出し領域２０の一
部はシリコン基板４２と接している。そしてこのｎ＋
型コレクタ引出し領域２０によってその周囲を取り囲ま
れて残存した単結晶シリコン層１８ａの一部がｎ型コレ
クタ領域１８となる（図３（ｂ）参照）。
近傍の単結晶シリコン層１８ａの一部を残して、その周
囲の単結晶シリコン層１８ａ及び多結晶シリコン層２２
に高濃度のｎ＋ 型コレクタ引出し領域２０が形成され
る。従って、このｎ＋ 型コレクタ引出し領域２０の一
部はシリコン基板４２と接している。そしてこのｎ＋
型コレクタ引出し領域２０によってその周囲を取り囲ま
れて残存した単結晶シリコン層１８ａの一部がｎ型コレ
クタ領域１８となる（図３（ｂ）参照）。
【００２３】次いで、シリコン基板４２をその裏面から
研削、研磨する。この研削、研磨は、ストッパーとして
作用するシリコン酸化膜１６底面が露出するまで行ない
、半導体層１４を、即ちｎ型コレクタ領域１８及びｎ＋
型コレクタ引出し領域２０を露出させる。そして全体
を反転する（図４（ａ）参照）。
研削、研磨する。この研削、研磨は、ストッパーとして
作用するシリコン酸化膜１６底面が露出するまで行ない
、半導体層１４を、即ちｎ型コレクタ領域１８及びｎ＋
型コレクタ引出し領域２０を露出させる。そして全体
を反転する（図４（ａ）参照）。
【００２４】次いで、通常のバイポーラを形成する工程
と同様の工程により、バイポーラトランジスタを形成す
る。即ち、半導体層１４及びシリコン酸化膜１６上にシ
リコン酸化膜２４を形成した後、半導体層１４のｎ型コ
レクタ領域１８上にベース形成用の開口部を形成し、ｎ
型コレクタ領域１８表面を露出する。続いて、全面にｐ
型シリコン層のエピタキシャル成長を行なった後、その
シリコンエピタキシャル層を所定の形状にパターニング
する。これにより、ｎ型コレクタ領域１８上には単結晶
シリコン層からなるｐ型ベース領域２６が形成されると
共に、シリコン酸化膜２４上には多結晶シリコン層から
なるｐ型ベース引出し領域３０が形成される。そしてこ
れらｐ型ベース領域２６とｐ型ベース引出し領域３０と
は図中の破線に示す面において接続している。
と同様の工程により、バイポーラトランジスタを形成す
る。即ち、半導体層１４及びシリコン酸化膜１６上にシ
リコン酸化膜２４を形成した後、半導体層１４のｎ型コ
レクタ領域１８上にベース形成用の開口部を形成し、ｎ
型コレクタ領域１８表面を露出する。続いて、全面にｐ
型シリコン層のエピタキシャル成長を行なった後、その
シリコンエピタキシャル層を所定の形状にパターニング
する。これにより、ｎ型コレクタ領域１８上には単結晶
シリコン層からなるｐ型ベース領域２６が形成されると
共に、シリコン酸化膜２４上には多結晶シリコン層から
なるｐ型ベース引出し領域３０が形成される。そしてこ
れらｐ型ベース領域２６とｐ型ベース引出し領域３０と
は図中の破線に示す面において接続している。
【００２５】次いで、全面にシリコン酸化膜３２を形成
した後、ｐ型ベース領域２６上の所定の場所にコンタク
ト窓を開口する。そしてｎ＋ 型多結晶シリコン層を全
面に堆積した後、このｎ＋ 型多結晶シリコン層からの
不純物拡散によりｐ型ベース領域２６表面にｎ＋ 型エ
ミッタ領域２８を形成すると共に、この多結晶シリコン
層を所定の形状にパターニングしてｎ＋ 型エミッタ引
出し電極３６を形成する。
した後、ｐ型ベース領域２６上の所定の場所にコンタク
ト窓を開口する。そしてｎ＋ 型多結晶シリコン層を全
面に堆積した後、このｎ＋ 型多結晶シリコン層からの
不純物拡散によりｐ型ベース領域２６表面にｎ＋ 型エ
ミッタ領域２８を形成すると共に、この多結晶シリコン
層を所定の形状にパターニングしてｎ＋ 型エミッタ引
出し電極３６を形成する。
【００２６】次いで、ｐ型ベース引出し領域３０上のシ
リコン酸化膜３２にコンタクト窓を開口すると共に、ｎ
＋ 型コレクタ引出し領域２０上のシリコン酸化膜２４
及びシリコン酸化膜３２にもコンタクト窓を開口する。 続いて、全面にＡｌ層を堆積した後、所定の形状にパタ
ーニングして、ｐ型ベース引出し領域３０に接続するベ
ース電極３４、エミッタ引出し電極３６に接続するエミ
ッタ電極３８、ｎ＋ 型コレクタ引出し領域２０に接続
するコレクタ電極４０をそれぞれ形成する（図４（ｂ）
参照）。このようにしてエピタキシャルベース・バイポ
ーラトランジスタが作製される。
リコン酸化膜３２にコンタクト窓を開口すると共に、ｎ
＋ 型コレクタ引出し領域２０上のシリコン酸化膜２４
及びシリコン酸化膜３２にもコンタクト窓を開口する。 続いて、全面にＡｌ層を堆積した後、所定の形状にパタ
ーニングして、ｐ型ベース引出し領域３０に接続するベ
ース電極３４、エミッタ引出し電極３６に接続するエミ
ッタ電極３８、ｎ＋ 型コレクタ引出し領域２０に接続
するコレクタ電極４０をそれぞれ形成する（図４（ｂ）
参照）。このようにしてエピタキシャルベース・バイポ
ーラトランジスタが作製される。
【００２７】このように本実施例によれば、ｎ＋ 型コ
レクタ引出し領域２０底面及び側面には、その厚さを十
分厚くとることができるシリコン酸化膜１２、１６がそ
れぞれ設けられているため、コレクタと基板との間の寄
生容量を大幅に低減することができる。本発明者の実験
によれば、図５に示す従来型のバイポーラトランジスタ
に比較すると、１０％程度の寄生容量の低下を実現する
ことができた。そしてこれにより、トランジスタ動作の
高速化を同じく１０％程度向上させることができた。
レクタ引出し領域２０底面及び側面には、その厚さを十
分厚くとることができるシリコン酸化膜１２、１６がそ
れぞれ設けられているため、コレクタと基板との間の寄
生容量を大幅に低減することができる。本発明者の実験
によれば、図５に示す従来型のバイポーラトランジスタ
に比較すると、１０％程度の寄生容量の低下を実現する
ことができた。そしてこれにより、トランジスタ動作の
高速化を同じく１０％程度向上させることができた。
【００２８】また、従来のバイポーラトランジスタの製
造方法においては、コレクタ埋め込み層とコレクタ引出
し領域とをそれぞれ異なる工程において形成していたが
、本実施例によれば、この埋め込み層と引出し領域とを
兼ねるｎ＋ 型コレクタ引出し領域２０を一度の不純物
拡散によって形成することができる。従って工程の簡略
化を図ることができる。
造方法においては、コレクタ埋め込み層とコレクタ引出
し領域とをそれぞれ異なる工程において形成していたが
、本実施例によれば、この埋め込み層と引出し領域とを
兼ねるｎ＋ 型コレクタ引出し領域２０を一度の不純物
拡散によって形成することができる。従って工程の簡略
化を図ることができる。
【００２９】なお、上記実施例においては、エピタキシ
ャルベース・バイポーラトランジスタの場合について述
べたが、このタイプに限定されることはなく、上記実施
例のようなコレクタ構造を有するものであればよい。例
えばｎ型コレクタ領域１８表面に拡散によってベース領
域を形成する通常のバイポーラトランジスタであっても
よい。
ャルベース・バイポーラトランジスタの場合について述
べたが、このタイプに限定されることはなく、上記実施
例のようなコレクタ構造を有するものであればよい。例
えばｎ型コレクタ領域１８表面に拡散によってベース領
域を形成する通常のバイポーラトランジスタであっても
よい。
【００３０】
【発明の効果】以上のように本発明によれば、支持基板
と、支持基板上に形成された絶縁層と、絶縁層によって
側面及び底面を囲まれ、表面に設けられたコレクタ領域
及びコレクタ領域の周囲に設けられた高濃度のコレクタ
引出し領域を有する半導体層と、半導体層のコレクタ引
出し領域上に形成されたコレクタ電極とを備えているこ
とにより、コレクタの周囲、特に高濃度のコレクタ引出
し領域の周囲が絶縁層で囲まれているため、コレクタ・
基板間の寄生容量を低減することができる。
と、支持基板上に形成された絶縁層と、絶縁層によって
側面及び底面を囲まれ、表面に設けられたコレクタ領域
及びコレクタ領域の周囲に設けられた高濃度のコレクタ
引出し領域を有する半導体層と、半導体層のコレクタ引
出し領域上に形成されたコレクタ電極とを備えているこ
とにより、コレクタの周囲、特に高濃度のコレクタ引出
し領域の周囲が絶縁層で囲まれているため、コレクタ・
基板間の寄生容量を低減することができる。
【００３１】これにより、半導体装置の高速性を向上す
ることができる。
ることができる。
【図１】本発明の一実施例によるバイポーラトランジス
タの断面を示す断面図である。
タの断面を示す断面図である。
【図２】図１に示すバイポーラトランジスタの製造方法
を説明する工程図（その１）である。
を説明する工程図（その１）である。
【図３】図１に示すバイポーラトランジスタの製造方法
を説明する工程図（その２）である。
を説明する工程図（その２）である。
【図４】図１に示すバイポーラトランジスタの製造方法
を説明する工程図（その３）である。
を説明する工程図（その３）である。
【図５】従来のバイポーラトランジスタの製造方法を説
明するための工程断面図である。
明するための工程断面図である。
１０…シリコン基板
１２、１６、２４、３２…シリコン酸化膜１４…半導体
層 １８ａ…単結晶シリコン層 １８…ｎ型コレクタ領域 ２０ａ…ｎ＋ 型不純物領域 ２０…ｎ＋ 型コレクタ引出し領域 ２２…多結晶シリコン層 ２６…ｐ型ベース領域 ２８…ｎ＋ 型エミッタ領域 ３０…ｐ型ベース引出し領域 ３４…ベース電極 ３６…ｎ＋ 型エミッタ引出し電極 ３８…エミッタ電極 ４０…コレクタ電極 ４２…シリコン基板 ５０…ｐ型シリコン基板 ５２…ｎ＋ 型埋め込み層 ５４…ｎ− 型コレクタ層 ５６…フィールド酸化膜 ５８…ｎ＋ 型コレクタ引出し領域 ６０…ｐ型ベース領域 ６２…ベース引出し領域 ６４…シリコン酸化膜 ６６…エミッタ引出し電極 ６８…ｎ＋ 型エミッタ領域 ７０…ベース電極 ７２…コレクタ電極 ７４…エミッタ電極
層 １８ａ…単結晶シリコン層 １８…ｎ型コレクタ領域 ２０ａ…ｎ＋ 型不純物領域 ２０…ｎ＋ 型コレクタ引出し領域 ２２…多結晶シリコン層 ２６…ｐ型ベース領域 ２８…ｎ＋ 型エミッタ領域 ３０…ｐ型ベース引出し領域 ３４…ベース電極 ３６…ｎ＋ 型エミッタ引出し電極 ３８…エミッタ電極 ４０…コレクタ電極 ４２…シリコン基板 ５０…ｐ型シリコン基板 ５２…ｎ＋ 型埋め込み層 ５４…ｎ− 型コレクタ層 ５６…フィールド酸化膜 ５８…ｎ＋ 型コレクタ引出し領域 ６０…ｐ型ベース領域 ６２…ベース引出し領域 ６４…シリコン酸化膜 ６６…エミッタ引出し電極 ６８…ｎ＋ 型エミッタ領域 ７０…ベース電極 ７２…コレクタ電極 ７４…エミッタ電極
Claims (3)
- 【請求項１】 支持基板と、前記支持基板上に形成さ
れた絶縁層と、前記絶縁層によって側面及び底面を囲ま
れ、表面に設けられたコレクタ領域及び前記コレクタ領
域の周囲に設けられた高濃度のコレクタ引出し領域を有
する半導体層と、前記半導体層の前記コレクタ引出し領
域上に形成されたコレクタ電極とを備えていることを特
徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、
前記半導体層の前記コレクタ引出し領域の前記絶縁層に
接している底面の角部が、多結晶シリコン層であること
を特徴とする半導体装置。 - 【請求項３】 シリコン基板上に第１の絶縁層を形成
した後、前記第１の絶縁層を選択的にエッチングして前
記シリコン基板表面を露出する工程と、エピタキシャル
成長により、前記シリコン基板上に導電性の単結晶シリ
コン層を形成すると同時に、前記第１の絶縁層の上面及
び側面に導電性の多結晶シリコン層を形成する工程と、
前記多結晶シリコン層及び前記単結晶シリコン層を前記
第１の絶縁層上面に達するまで選択研磨して平坦化し、
前記シリコン基板上の前記単結晶シリコン層と前記第１
の絶縁層側面の前記多結晶シリコン層とからなるコレク
タ領域を形成する工程と、前記コレクタ領域表面に前記
コレクタ領域と同じ導電型の不純物を導入する工程と、
前記第１の絶縁層及び前記コレクタ領域上に第２の絶縁
層を形成した後、前記第２の絶縁層と支持基板とを張り
合わせる工程と、熱処理により、前記コレクタ領域の前
記第２の絶縁層との界面近傍に導入した前記不純物を拡
散して、前記単結晶シリコン層及び前記多結晶シリコン
層に高濃度のコレクタ引出し領域を形成し、前記コレク
タ引出し領域によって周囲を囲まれた前記シリコン基板
との界面近傍の前記単結晶シリコン層に前記コレクタ領
域を残存させる工程と、前記シリコン基板裏面を前記第
１の絶縁層に達するまで研磨して、前記コレクタ領域及
び前記コレクタ引出し領域とを露出させる工程と、露出
させた前記コレクタ引出し領域上にコレクタ電極を形成
する工程とを有することを特徴とする半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001124A JPH04251935A (ja) | 1991-01-09 | 1991-01-09 | 半導体装置及びその製造方法 |
| US08/136,593 US5406113A (en) | 1991-01-09 | 1993-10-14 | Bipolar transistor having a buried collector layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001124A JPH04251935A (ja) | 1991-01-09 | 1991-01-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04251935A true JPH04251935A (ja) | 1992-09-08 |
Family
ID=11492700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001124A Pending JPH04251935A (ja) | 1991-01-09 | 1991-01-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04251935A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235601B1 (en) | 1995-12-28 | 2001-05-22 | Philips Electronics North America Corporation | Method of manufacturing a self-aligned vertical bipolar transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4735718A (ja) * | 1971-03-24 | 1972-11-25 |
-
1991
- 1991-01-09 JP JP3001124A patent/JPH04251935A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4735718A (ja) * | 1971-03-24 | 1972-11-25 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235601B1 (en) | 1995-12-28 | 2001-05-22 | Philips Electronics North America Corporation | Method of manufacturing a self-aligned vertical bipolar transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960430 |