JPH11204537A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11204537A JPH11204537A JP10017814A JP1781498A JPH11204537A JP H11204537 A JPH11204537 A JP H11204537A JP 10017814 A JP10017814 A JP 10017814A JP 1781498 A JP1781498 A JP 1781498A JP H11204537 A JPH11204537 A JP H11204537A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
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Abstract
(57)【要約】
【課題】 ベース抵抗を低減させ素子領域を小さくして
ベース・コレクタ接合容量を低減することにより消費電
力が小さく雑音が低く高速動作ができるバイポーラトラ
ンジスタを提供する。 【解決手段】 半導体基板１１主面上に半導体層１３を
エピタキシャル成長させ、前記半導体層上の所定の領域
に成長防止膜２０を設け、前記半導体層１３上に導電膜
４１、４２を選択成長させ、前記成長防止膜を除去して
前記半導体層の一部を露出させ、前記導電膜上及びこの
導電膜の前記所定の領域内に露出する側壁を絶縁膜で被
覆し、前記導電膜に囲まれた半導体層の所定の領域の表
面領域にエミッタ領域を形成する。ベース領域の面積が
小さくなり、ベース抵抗、ベース・コレクタ接合容量が
低減して従来より消費電力が小さく、アナログ素子に用
いた場合に雑音が低く動作周波数が高いバイポーラトラ
ンジスタが得られる。
ベース・コレクタ接合容量を低減することにより消費電
力が小さく雑音が低く高速動作ができるバイポーラトラ
ンジスタを提供する。 【解決手段】 半導体基板１１主面上に半導体層１３を
エピタキシャル成長させ、前記半導体層上の所定の領域
に成長防止膜２０を設け、前記半導体層１３上に導電膜
４１、４２を選択成長させ、前記成長防止膜を除去して
前記半導体層の一部を露出させ、前記導電膜上及びこの
導電膜の前記所定の領域内に露出する側壁を絶縁膜で被
覆し、前記導電膜に囲まれた半導体層の所定の領域の表
面領域にエミッタ領域を形成する。ベース領域の面積が
小さくなり、ベース抵抗、ベース・コレクタ接合容量が
低減して従来より消費電力が小さく、アナログ素子に用
いた場合に雑音が低く動作周波数が高いバイポーラトラ
ンジスタが得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、とくに寄生容量・寄生抵抗が小さく高性能
なバイポーラトランジスタを形成する半導体装置の製造
方法に関する。
方法に係り、とくに寄生容量・寄生抵抗が小さく高性能
なバイポーラトランジスタを形成する半導体装置の製造
方法に関する。
【０００２】
【従来の技術】近年、バイポーラ素子のベース層やＣＭ
ＯＳ素子のソース／ドレイン領域、チャネル領域などの
デバイス活性領域に低温エピタキシャル成長法を用いて
浅い接合を形成することにより、高速化、高集積化を実
現するデバイスが提案され実用化の途上にある。このよ
うな構造の従来技術のバイポーラトランジスタ及びその
の製造方法を説明する。図１８乃至図２３は、従来のバ
イポーラトランジスタの製造工程断面図を示したもので
あり、図１７は、その製造方法で形成されたバイポーラ
トランジスタの断面図である。半導体基板１は、ｐ型シ
リコン基板１１と、このシリコン基板に拡散形成された
高不純物濃度のｎ＋不純物拡散領域１２と、不純物拡散
領域１２の上に成長されたｎ−エピタキシャル成長層１
３とから構成されている。半導体基板１の主面（エピタ
キシャル成長層の側）には、トレンチが形成され、Ｓｉ
Ｏ2 などの絶縁物が充填されて素子分離領域１０が形成
されている。半導体基板１主面の素子分離領域によって
囲まれた素子形成領域の表面は露出されており、エピタ
キシャル成長層１３にはコレクタ領域である高濃度不純
物拡散領域１３１が形成されている。この半導体基板１
にバイポーラトランジスタが形成される。
ＯＳ素子のソース／ドレイン領域、チャネル領域などの
デバイス活性領域に低温エピタキシャル成長法を用いて
浅い接合を形成することにより、高速化、高集積化を実
現するデバイスが提案され実用化の途上にある。このよ
うな構造の従来技術のバイポーラトランジスタ及びその
の製造方法を説明する。図１８乃至図２３は、従来のバ
イポーラトランジスタの製造工程断面図を示したもので
あり、図１７は、その製造方法で形成されたバイポーラ
トランジスタの断面図である。半導体基板１は、ｐ型シ
リコン基板１１と、このシリコン基板に拡散形成された
高不純物濃度のｎ＋不純物拡散領域１２と、不純物拡散
領域１２の上に成長されたｎ−エピタキシャル成長層１
３とから構成されている。半導体基板１の主面（エピタ
キシャル成長層の側）には、トレンチが形成され、Ｓｉ
Ｏ2 などの絶縁物が充填されて素子分離領域１０が形成
されている。半導体基板１主面の素子分離領域によって
囲まれた素子形成領域の表面は露出されており、エピタ
キシャル成長層１３にはコレクタ領域である高濃度不純
物拡散領域１３１が形成されている。この半導体基板１
にバイポーラトランジスタが形成される。
【０００３】まず、半導体基板１の上にホウ素（Ｂ）を
含むｐ型シリコン半導体層２が非選択エピタキシャル成
長によって形成される。このエピタキシャル成長によっ
て素子形成領域上にはｐ型単結晶の真性ベース領域が形
成され、素子分離領域１０の絶縁膜上にはｐ型多結晶シ
リコン層が形成されている（図１８）。次に、シリコン
半導体層２の上にシリコン酸化膜（ＳｉＯ2 ）をＣＶＤ
(Chemical Vapour Deposition)法により堆積する。そし
て、このシリコン酸化膜に対してフォトレジスト（図示
せず）をマスクに異方性エッチングを行って、酸化膜の
エッチングストッパー３を形成する（図１９）。次に、
半導体基板１全面に、シリコン半導体層２とエッチング
ストッパー３とを被覆するように多結晶シリコン膜４を
堆積し、この多結晶シリコン膜４に対してホウ素イオン
注入を行う（図２０）。次に、多結晶シリコン膜４と非
選択エピタキシャル成長によって形成されたシリコン半
導体層２を同時にパターニングしてベース引き出し電極
４１及びコレクタ引き出し電極４２を形成する。
含むｐ型シリコン半導体層２が非選択エピタキシャル成
長によって形成される。このエピタキシャル成長によっ
て素子形成領域上にはｐ型単結晶の真性ベース領域が形
成され、素子分離領域１０の絶縁膜上にはｐ型多結晶シ
リコン層が形成されている（図１８）。次に、シリコン
半導体層２の上にシリコン酸化膜（ＳｉＯ2 ）をＣＶＤ
(Chemical Vapour Deposition)法により堆積する。そし
て、このシリコン酸化膜に対してフォトレジスト（図示
せず）をマスクに異方性エッチングを行って、酸化膜の
エッチングストッパー３を形成する（図１９）。次に、
半導体基板１全面に、シリコン半導体層２とエッチング
ストッパー３とを被覆するように多結晶シリコン膜４を
堆積し、この多結晶シリコン膜４に対してホウ素イオン
注入を行う（図２０）。次に、多結晶シリコン膜４と非
選択エピタキシャル成長によって形成されたシリコン半
導体層２を同時にパターニングしてベース引き出し電極
４１及びコレクタ引き出し電極４２を形成する。
【０００４】そして、更にシリコン半導体層２及びベー
ス及びコレクタ引き出し電極４１、４２を被覆するよう
にシリコン窒化膜（Ｓｉ3 Ｎ4 ）５を半導体基板１上に
堆積する（図２１）。シリコン窒化膜５及び多結晶シリ
コン膜４のベース引き出し電極４１の部分にＲＩＥ(Rea
ctive Ion Etching)などの異方性エッチングによって開
口部６を形成する。この時、開口部６底部には、シリコ
ン半導体層２上に形成したエッチングストッパー３が露
出している（図２２（ａ））。次に、半導体基板１全面
にシリコン窒化膜を堆積し、ＲＩＥなどの異方性エッチ
ングを行って開口部６内側に窒化膜側壁７を形成する。
つづいて、ＮＨ4 Ｆ溶液を用いたエッチングによって開
口部６内のエッチングストッパー３を除去して半導体層
２の表面を露出させる（図２２（ｂ））。次に、シリコ
ン窒化膜５の全面に多結晶シリコン膜を堆積し、この多
結晶シリコン膜に砒素（Ａｓ）をイオン注入する。さら
に熱工程を加えて、多結晶シリコン膜中の砒素を半導体
層２に拡散し、拡散した部分にエミッタ領域９を形成す
る。さらにＲＩＥなどの異方性エッチングによって多結
晶シリコン膜をパターニングしてエミッタ引き出し電極
８を形成する（図２３（ａ））。
ス及びコレクタ引き出し電極４１、４２を被覆するよう
にシリコン窒化膜（Ｓｉ3 Ｎ4 ）５を半導体基板１上に
堆積する（図２１）。シリコン窒化膜５及び多結晶シリ
コン膜４のベース引き出し電極４１の部分にＲＩＥ(Rea
ctive Ion Etching)などの異方性エッチングによって開
口部６を形成する。この時、開口部６底部には、シリコ
ン半導体層２上に形成したエッチングストッパー３が露
出している（図２２（ａ））。次に、半導体基板１全面
にシリコン窒化膜を堆積し、ＲＩＥなどの異方性エッチ
ングを行って開口部６内側に窒化膜側壁７を形成する。
つづいて、ＮＨ4 Ｆ溶液を用いたエッチングによって開
口部６内のエッチングストッパー３を除去して半導体層
２の表面を露出させる（図２２（ｂ））。次に、シリコ
ン窒化膜５の全面に多結晶シリコン膜を堆積し、この多
結晶シリコン膜に砒素（Ａｓ）をイオン注入する。さら
に熱工程を加えて、多結晶シリコン膜中の砒素を半導体
層２に拡散し、拡散した部分にエミッタ領域９を形成す
る。さらにＲＩＥなどの異方性エッチングによって多結
晶シリコン膜をパターニングしてエミッタ引き出し電極
８を形成する（図２３（ａ））。
【０００５】次に、エミッタ引き出し電極８及びシリコ
ン窒化膜５の上にシリコン酸化膜などの層間絶縁膜１４
を堆積し、この層間絶縁膜１４にコンタクト孔を開孔し
てエミッタ引き出し電極８を露出させる。そして、この
エミッタ引き出し電極８に電気的に接続するアルミニウ
ムなどのエミッタ金属電極１５を形成する。この時、ベ
ース引き出し電極４１及びコレクタ引き出し電極４２の
上のシリコン窒化膜５にもコンタクト孔を形成して、ベ
ース引き出し電極４１及びコレクタ引き出し電極４２に
電気的に接続するベース金属電極１６及びコレクタ金属
電極１７を形成する（図１７、図２３（ｂ））。
ン窒化膜５の上にシリコン酸化膜などの層間絶縁膜１４
を堆積し、この層間絶縁膜１４にコンタクト孔を開孔し
てエミッタ引き出し電極８を露出させる。そして、この
エミッタ引き出し電極８に電気的に接続するアルミニウ
ムなどのエミッタ金属電極１５を形成する。この時、ベ
ース引き出し電極４１及びコレクタ引き出し電極４２の
上のシリコン窒化膜５にもコンタクト孔を形成して、ベ
ース引き出し電極４１及びコレクタ引き出し電極４２に
電気的に接続するベース金属電極１６及びコレクタ金属
電極１７を形成する（図１７、図２３（ｂ））。
【０００６】
【発明が解決しようとする課題】しかし、従来の製造方
法では、エミッタ開口部にベース引き出し電極となる多
結晶シリコン膜を異方性エッチングによって除去する必
要があるためエッチングストッパー３となるシリコン酸
化膜が必要であった。そのため、このエッチングストッ
パー３とエミッタ領域９を画定するための開口部との間
に、合わせ余裕２３が必要であった。この合わせ余裕の
分ベース電極は、シリコン酸化膜９の下に配置された半
導体層２のシリコン単結晶のベース領域を余分に流れる
ことになる。しかし、シリコン単結晶の半導体層２は、
ベース引き出し用の多結晶シリコン膜４１に比較して抵
抗が高いためベース抵抗が増大する結果となっていた。
また、合わせ余裕の分だけ、素子領域の面積が大きくな
り、ベース・コレクタ容量を増大させていた。ベース抵
抗の増加により、トランジスタの動作速度が劣化し、ア
ナログ動作に関して雑音が増大する。また、ベースコレ
クタ容量の増大は、動作速度の劣化と、消費電力の増加
を引き起こしてしまうという問題があった。本発明は、
このような事情によりなされたものであり、ベース抵抗
を低減させ素子領域を小さくしてベース・コレクタ接合
容量を低減することにより消費電力が小さく雑音が低く
高速動作ができるバイポーラトランジスタを提供する。
法では、エミッタ開口部にベース引き出し電極となる多
結晶シリコン膜を異方性エッチングによって除去する必
要があるためエッチングストッパー３となるシリコン酸
化膜が必要であった。そのため、このエッチングストッ
パー３とエミッタ領域９を画定するための開口部との間
に、合わせ余裕２３が必要であった。この合わせ余裕の
分ベース電極は、シリコン酸化膜９の下に配置された半
導体層２のシリコン単結晶のベース領域を余分に流れる
ことになる。しかし、シリコン単結晶の半導体層２は、
ベース引き出し用の多結晶シリコン膜４１に比較して抵
抗が高いためベース抵抗が増大する結果となっていた。
また、合わせ余裕の分だけ、素子領域の面積が大きくな
り、ベース・コレクタ容量を増大させていた。ベース抵
抗の増加により、トランジスタの動作速度が劣化し、ア
ナログ動作に関して雑音が増大する。また、ベースコレ
クタ容量の増大は、動作速度の劣化と、消費電力の増加
を引き起こしてしまうという問題があった。本発明は、
このような事情によりなされたものであり、ベース抵抗
を低減させ素子領域を小さくしてベース・コレクタ接合
容量を低減することにより消費電力が小さく雑音が低く
高速動作ができるバイポーラトランジスタを提供する。
【０００７】
【課題を解決するための手段】本発明は、半導体装置の
製造方法において、素子形成領域上にエピタキシャル成
長により形成した単結晶を含む半導体層上の一部に絶縁
膜を形成し、前記半導体層上に前記絶縁膜が形成されて
いる領域を除いて導電膜を選択成長により形成し、その
後前記絶縁膜を除去して前記半導体層の一部を露出させ
ることを特徴とするものである。すなわち、本発明の半
導体装置の製造方法は、半導体基板主面上に半導体層を
エピタキシャル成長させる工程と、前記半導体層上の所
定の領域に成長防止膜を形成する工程と、前記成長防止
膜が形成された半導体層上に導電膜を選択成長させる工
程と、前記成長防止膜を除去して前記半導体層の一部を
露出させる工程と、前記導電膜上及びこの導電膜の前記
所定の領域内に露出する側壁を絶縁膜で被覆する工程
と、前記導電膜に囲まれた前記半導体層の前記所定の領
域の表面領域にエミッタ領域を形成する工程とを備えて
いることを特徴としている。
製造方法において、素子形成領域上にエピタキシャル成
長により形成した単結晶を含む半導体層上の一部に絶縁
膜を形成し、前記半導体層上に前記絶縁膜が形成されて
いる領域を除いて導電膜を選択成長により形成し、その
後前記絶縁膜を除去して前記半導体層の一部を露出させ
ることを特徴とするものである。すなわち、本発明の半
導体装置の製造方法は、半導体基板主面上に半導体層を
エピタキシャル成長させる工程と、前記半導体層上の所
定の領域に成長防止膜を形成する工程と、前記成長防止
膜が形成された半導体層上に導電膜を選択成長させる工
程と、前記成長防止膜を除去して前記半導体層の一部を
露出させる工程と、前記導電膜上及びこの導電膜の前記
所定の領域内に露出する側壁を絶縁膜で被覆する工程
と、前記導電膜に囲まれた前記半導体層の前記所定の領
域の表面領域にエミッタ領域を形成する工程とを備えて
いることを特徴としている。
【０００８】また、本発明の半導体装置の製造方法は、
半導体基板主面に素子分離領域を形成して素子形成領域
を区画し、この素子分離領域に囲まれた素子形成領域に
コレクタ領域を形成する工程と、前記半導体基板主面に
半導体層をエピタキシャル成長させ、前記コレクタ領域
上にこの半導体層で構成されたベース領域を形成する工
程と、前記半導体層の前記ベース領域を構成する領域上
に成長防止膜を形成する工程と、前記成長防止膜が形成
された半導体層上に導電膜を選択成長させる工程と、前
記成長防止膜を除去して前記半導体層の一部を露出させ
る工程と、前記導電膜上及びこの導電膜の前記所定の領
域内に露出する側壁を絶縁膜で被覆する工程と、前記導
電膜に囲まれた前記半導体層の前記所定の領域の表面領
域にエミッタ領域を形成する工程とを備えていることを
特徴としている。前記成長防止膜は、シリコン窒化膜又
はシリコン酸化膜からなることを特徴としている。前記
半導体基板主面に形成された半導体層は、素子形成領域
上に形成された領域が単結晶であり、前記素子分離領域
上に形成された領域が多結晶であることを特徴としてい
る。前記導電膜にはベース電極が形成され、ベース電極
は、前記ベース領域とは前記半導体層の多結晶領域を介
して電気的に接続されていることを特徴としている。従
来のようなエッチングストッパーを用いないのでベース
領域の面積が小さくなり、その結果ベース抵抗が低減
し、ベース・コレクタ接合容量が低減して従来より消費
電力が小さく、アナログ素子として用いた場合に雑音が
低く、動作周波数が高いバイポーラトランジスタが得ら
れる。
半導体基板主面に素子分離領域を形成して素子形成領域
を区画し、この素子分離領域に囲まれた素子形成領域に
コレクタ領域を形成する工程と、前記半導体基板主面に
半導体層をエピタキシャル成長させ、前記コレクタ領域
上にこの半導体層で構成されたベース領域を形成する工
程と、前記半導体層の前記ベース領域を構成する領域上
に成長防止膜を形成する工程と、前記成長防止膜が形成
された半導体層上に導電膜を選択成長させる工程と、前
記成長防止膜を除去して前記半導体層の一部を露出させ
る工程と、前記導電膜上及びこの導電膜の前記所定の領
域内に露出する側壁を絶縁膜で被覆する工程と、前記導
電膜に囲まれた前記半導体層の前記所定の領域の表面領
域にエミッタ領域を形成する工程とを備えていることを
特徴としている。前記成長防止膜は、シリコン窒化膜又
はシリコン酸化膜からなることを特徴としている。前記
半導体基板主面に形成された半導体層は、素子形成領域
上に形成された領域が単結晶であり、前記素子分離領域
上に形成された領域が多結晶であることを特徴としてい
る。前記導電膜にはベース電極が形成され、ベース電極
は、前記ベース領域とは前記半導体層の多結晶領域を介
して電気的に接続されていることを特徴としている。従
来のようなエッチングストッパーを用いないのでベース
領域の面積が小さくなり、その結果ベース抵抗が低減
し、ベース・コレクタ接合容量が低減して従来より消費
電力が小さく、アナログ素子として用いた場合に雑音が
低く、動作周波数が高いバイポーラトランジスタが得ら
れる。
【０００９】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図９を参照して第１
の実施例を説明する。図１は、半導体装置（バイポーラ
トランジスタ）の断面図及び平面図、図２乃至図９は、
この半導体装置の製造方法を説明する工程断面図及び平
面図である。半導体基板１は、ｐ型シリコン基板１１
と、このシリコン基板に拡散形成された高不純物濃度の
ｎ＋不純物拡散領域１２と、不純物拡散領域１２の上に
成長されたｎ−エピタキシャル成長層１３とから構成さ
れている。半導体基板１の主面（エピタキシャル成長層
の側）には、トレンチが形成され、ＳｉＯ2 などの絶縁
物が充填されて素子分離領域１０が形成されている。半
導体基板１主面の素子分離領域（フィールド酸化膜）１
０によって囲まれた素子形成領域の表面は露出されてお
り、エピタキシャル成長層１３にはコレクタ領域である
高濃度不純物領域１３１が形成されている。この実施例
のバイポーラトランジスタは、上記半導体基板１に形成
される。
の形態を説明する。まず、図１乃至図９を参照して第１
の実施例を説明する。図１は、半導体装置（バイポーラ
トランジスタ）の断面図及び平面図、図２乃至図９は、
この半導体装置の製造方法を説明する工程断面図及び平
面図である。半導体基板１は、ｐ型シリコン基板１１
と、このシリコン基板に拡散形成された高不純物濃度の
ｎ＋不純物拡散領域１２と、不純物拡散領域１２の上に
成長されたｎ−エピタキシャル成長層１３とから構成さ
れている。半導体基板１の主面（エピタキシャル成長層
の側）には、トレンチが形成され、ＳｉＯ2 などの絶縁
物が充填されて素子分離領域１０が形成されている。半
導体基板１主面の素子分離領域（フィールド酸化膜）１
０によって囲まれた素子形成領域の表面は露出されてお
り、エピタキシャル成長層１３にはコレクタ領域である
高濃度不純物領域１３１が形成されている。この実施例
のバイポーラトランジスタは、上記半導体基板１に形成
される。
【００１０】まず、半導体基板１主面（エピタキシャル
成長層１３が形成された面）の上にホウ素を含むｐ型シ
リコン半導体層２が非選択エピタキシャル成長によって
形成される。このエピタキシャル成長によって素子形成
領域上にはｐ型単結晶の真性ベース領域を含むｐ型単結
晶シリコン層が形成され、素子分離領域１０のフィール
ド酸化膜膜上にはｐ型多結晶シリコン層が形成されてい
る（図２）。次に、半導体基板１主面に厚いシリコン窒
化膜（Ｓｉ3 Ｎ4 ）をＣＶＤ法により堆積し、これをパ
ターニングされたフォトレジスト（図示せず）をマスク
にしてＲＩＥなどの異方性エッチングによりエッチング
してシリコン窒化膜の成長防止膜２０を素子領域上に形
成する（図３）。次に、半導体基板１主面の全面にシリ
コンの選択成長を行い、非選択エピタキシャル成長によ
って形成されたシリコン半導体層２に厚い多結晶シリコ
ン膜４を堆積し、この多結晶シリコン膜４に対してホウ
素イオン注入を行う（図４）。
成長層１３が形成された面）の上にホウ素を含むｐ型シ
リコン半導体層２が非選択エピタキシャル成長によって
形成される。このエピタキシャル成長によって素子形成
領域上にはｐ型単結晶の真性ベース領域を含むｐ型単結
晶シリコン層が形成され、素子分離領域１０のフィール
ド酸化膜膜上にはｐ型多結晶シリコン層が形成されてい
る（図２）。次に、半導体基板１主面に厚いシリコン窒
化膜（Ｓｉ3 Ｎ4 ）をＣＶＤ法により堆積し、これをパ
ターニングされたフォトレジスト（図示せず）をマスク
にしてＲＩＥなどの異方性エッチングによりエッチング
してシリコン窒化膜の成長防止膜２０を素子領域上に形
成する（図３）。次に、半導体基板１主面の全面にシリ
コンの選択成長を行い、非選択エピタキシャル成長によ
って形成されたシリコン半導体層２に厚い多結晶シリコ
ン膜４を堆積し、この多結晶シリコン膜４に対してホウ
素イオン注入を行う（図４）。
【００１１】次に、多結晶シリコン膜４と非選択エピタ
キシャル成長によって形成されたシリコン半導体層２を
同時にパターニングしてベース引き出し電極４１及びコ
レクタ引き出し電極４２を形成する（図５）。そして、
更に成長防止膜２０をそのままにして露出するシリコン
半導体層２の側面及びベース引き出し電極４１、コレク
タ引き出し電極４２の表面に低温酸化プロセスによっ
て、酸化膜（ＳｉＯ2 ）２１が形成される（図６）。次
に、熱燐酸エッチングによってシリコン窒化膜から構成
された成長阻止膜２０を除去し、その部分にエミッタ領
域を画定する開口部６を形成する（図７）。次に、半導
体基板１の主面全面にシリコン半導体層２、開口部６、
ベース及びコレクタ引き出し電極４１、４２を被覆する
ようにシリコン窒化膜を堆積する。このシリコン窒化膜
に対しＲＩＥなどの異方性エッチングを行って開口部６
の内側に開口部側壁７、シリコン半導体層２及びその上
のベース及びコレクタ引き出し電極４１、４２の側面に
窒化膜側壁７′、７″を形成する（図８）。エミッタ電
極となる多結晶シリコン膜を堆積し、この多結晶シリコ
ン膜注に砒素をイオン注入する。さらに熱工程を加え
て、多結晶シリコン膜の中の砒素をエピタキシャル層２
に拡散し、そこにエミッタ領域９を形成する。
キシャル成長によって形成されたシリコン半導体層２を
同時にパターニングしてベース引き出し電極４１及びコ
レクタ引き出し電極４２を形成する（図５）。そして、
更に成長防止膜２０をそのままにして露出するシリコン
半導体層２の側面及びベース引き出し電極４１、コレク
タ引き出し電極４２の表面に低温酸化プロセスによっ
て、酸化膜（ＳｉＯ2 ）２１が形成される（図６）。次
に、熱燐酸エッチングによってシリコン窒化膜から構成
された成長阻止膜２０を除去し、その部分にエミッタ領
域を画定する開口部６を形成する（図７）。次に、半導
体基板１の主面全面にシリコン半導体層２、開口部６、
ベース及びコレクタ引き出し電極４１、４２を被覆する
ようにシリコン窒化膜を堆積する。このシリコン窒化膜
に対しＲＩＥなどの異方性エッチングを行って開口部６
の内側に開口部側壁７、シリコン半導体層２及びその上
のベース及びコレクタ引き出し電極４１、４２の側面に
窒化膜側壁７′、７″を形成する（図８）。エミッタ電
極となる多結晶シリコン膜を堆積し、この多結晶シリコ
ン膜注に砒素をイオン注入する。さらに熱工程を加え
て、多結晶シリコン膜の中の砒素をエピタキシャル層２
に拡散し、そこにエミッタ領域９を形成する。
【００１２】さらに、ＲＩＥなどの異方性エッチングに
よって多結晶ポリシリコン膜をパターニングしエミッタ
電極８を形成する（図９（ａ））。次に、例えば、ＣＶ
Ｄ法などによりＳｉＯ2 からなる層間絶縁膜１４を堆積
する。この層間絶縁膜１４をパターニングして、エミッ
タ電極８、ベース引き出し電極４１、コレクタ引き出し
電極４２が露出するようにコンタクト孔を開口する。そ
してこれらのコンタクト孔内の電極に電気的に導通する
ようにアルミニウムなどの金属電極１５、１６、１７を
形成して半導体基板１にバイポーラトランジスタが完成
する（図１、図９（ｂ））。従来のようにエッチングス
トッパーを使用する必要がないので、ベース領域の面積
が小さくなり、その結果ベース抵抗が低減し、ベース・
コレクタ接合容量が低減して従来より消費電力が小さ
く、アナログ素子として用いた場合に雑音が低く、動作
周波数が高いバイポーラトランジスタが得られる。
よって多結晶ポリシリコン膜をパターニングしエミッタ
電極８を形成する（図９（ａ））。次に、例えば、ＣＶ
Ｄ法などによりＳｉＯ2 からなる層間絶縁膜１４を堆積
する。この層間絶縁膜１４をパターニングして、エミッ
タ電極８、ベース引き出し電極４１、コレクタ引き出し
電極４２が露出するようにコンタクト孔を開口する。そ
してこれらのコンタクト孔内の電極に電気的に導通する
ようにアルミニウムなどの金属電極１５、１６、１７を
形成して半導体基板１にバイポーラトランジスタが完成
する（図１、図９（ｂ））。従来のようにエッチングス
トッパーを使用する必要がないので、ベース領域の面積
が小さくなり、その結果ベース抵抗が低減し、ベース・
コレクタ接合容量が低減して従来より消費電力が小さ
く、アナログ素子として用いた場合に雑音が低く、動作
周波数が高いバイポーラトランジスタが得られる。
【００１３】次に、図１０乃至図１６を参照して第２の
実施例を説明する。図１０は、半導体装置（バイポーラ
トランジスタ）の断面図及び平面図、図１１乃至図１６
は、この半導体装置の製造方法を説明する工程断面図及
び平面図である。半導体基板１は、ｐ型シリコン基板１
１と、このシリコン基板に拡散形成された高不純物濃度
のｎ＋不純物拡散領域１２と、不純物拡散領域１２の上
に成長されたｎ−エピタキシャル成長層１３とから構成
されている。半導体基板１の主面（エピタキシャル成長
層の側）には、トレンチが形成され、ＳｉＯ2 などの絶
縁物が充填されて素子分離領域１０が形成されている。
半導体基板１主面の素子分離領域（フィールド酸化膜）
１０によって囲まれた素子形成領域の表面は露出されて
いる。エピタキシャル成長層１３にはコレクタ領域であ
る高濃度不純物領域１３１が形成されている。この実施
例のバイポーラトランジスタは、上記半導体基板１に形
成される（図１０）。
実施例を説明する。図１０は、半導体装置（バイポーラ
トランジスタ）の断面図及び平面図、図１１乃至図１６
は、この半導体装置の製造方法を説明する工程断面図及
び平面図である。半導体基板１は、ｐ型シリコン基板１
１と、このシリコン基板に拡散形成された高不純物濃度
のｎ＋不純物拡散領域１２と、不純物拡散領域１２の上
に成長されたｎ−エピタキシャル成長層１３とから構成
されている。半導体基板１の主面（エピタキシャル成長
層の側）には、トレンチが形成され、ＳｉＯ2 などの絶
縁物が充填されて素子分離領域１０が形成されている。
半導体基板１主面の素子分離領域（フィールド酸化膜）
１０によって囲まれた素子形成領域の表面は露出されて
いる。エピタキシャル成長層１３にはコレクタ領域であ
る高濃度不純物領域１３１が形成されている。この実施
例のバイポーラトランジスタは、上記半導体基板１に形
成される（図１０）。
【００１４】まず、半導体基板１主面（エピタキシャル
成長層１３が形成された面）の上にホウ素を含むｐ型シ
リコン半導体層２が非選択エピタキシャル成長によって
形成される。このエピタキシャル成長によって素子形成
領域上にはｐ型単結晶の真性ベース領域を含むｐ型単結
晶シリコン層が形成され、素子分離領域１０のフィール
ド酸化膜膜上にはｐ型多結晶シリコン層が形成される
（図１２（ａ））。次に、半導体基板１主面に厚いシリ
コン酸化膜（ＳｉＯ2 ）をＣＶＤ法により堆積し、これ
をパターニングされたフォトレジスト（図示せず）をマ
スクにしてＲＩＥなどの異方性エッチングによりエッチ
ングしシリコン酸化膜の成長防止膜１８を素子領域上に
形成する（図１２（ｂ））。次に、半導体基板１主面に
タングステンなどの選択成長を行う。すなわち、シリコ
ン半導体層２上にタングステン膜１９が堆積する。成長
防止膜１８は、シリコン酸化膜で構成されているので、
この上にはタングステンは実質的に成長しない（図１
２）。次に、タングステン膜１９と非選択エピタキシャ
ル成長によって形成されたシリコン半導体層２を同時に
パターニングしてベース引き出し電極４５及びコレクタ
引き出し電極４６を形成する（図１３）。
成長層１３が形成された面）の上にホウ素を含むｐ型シ
リコン半導体層２が非選択エピタキシャル成長によって
形成される。このエピタキシャル成長によって素子形成
領域上にはｐ型単結晶の真性ベース領域を含むｐ型単結
晶シリコン層が形成され、素子分離領域１０のフィール
ド酸化膜膜上にはｐ型多結晶シリコン層が形成される
（図１２（ａ））。次に、半導体基板１主面に厚いシリ
コン酸化膜（ＳｉＯ2 ）をＣＶＤ法により堆積し、これ
をパターニングされたフォトレジスト（図示せず）をマ
スクにしてＲＩＥなどの異方性エッチングによりエッチ
ングしシリコン酸化膜の成長防止膜１８を素子領域上に
形成する（図１２（ｂ））。次に、半導体基板１主面に
タングステンなどの選択成長を行う。すなわち、シリコ
ン半導体層２上にタングステン膜１９が堆積する。成長
防止膜１８は、シリコン酸化膜で構成されているので、
この上にはタングステンは実質的に成長しない（図１
２）。次に、タングステン膜１９と非選択エピタキシャ
ル成長によって形成されたシリコン半導体層２を同時に
パターニングしてベース引き出し電極４５及びコレクタ
引き出し電極４６を形成する（図１３）。
【００１５】そして、更に成長防止膜１８をそのままに
して露出するシリコン半導体層２の側面及びベース引き
出し電極４５、コレクタ引き出し電極４６及び成長防止
膜１８の表面を被覆するように半導体基板１上にシリコ
ン窒化膜２２を堆積させる（図１４（ａ））。次に、研
磨技術（ＣＭＰ:Chemical Mecanical Polishing ）を用
いて成長防止膜１８上のシリコン窒化膜２２を除去し成
長防止膜１８を露出させる（図１４（ｂ））。次に、Ｎ
Ｈ4 Ｆエッチングにより、シリコン酸化膜の成長防止膜
１８を除去し、エミッタ領域を画定する開口部６を形成
する。その後さらに半導体基板１全面にＣＶＤ法などに
よりシリコン酸化膜を堆積し、これをＲＩＥなどの異方
性エッチングにより開口部６の内側に酸化膜側壁７を形
成する（図１５）。その後、エミッタ電極となる多結晶
シリコン膜を堆積し、ついでこの多結晶シリコン膜に砒
素をイオン注入する。そして更に熱工程を加えて、多結
晶シリコン膜中の砒素をシリコン半導体層２に拡散させ
てエミッタ領域９を形成する。さらに異方性エッチング
によって多結晶シリコン膜をパターニングしてエミッタ
電極８を形成する（図１６（ａ））。
して露出するシリコン半導体層２の側面及びベース引き
出し電極４５、コレクタ引き出し電極４６及び成長防止
膜１８の表面を被覆するように半導体基板１上にシリコ
ン窒化膜２２を堆積させる（図１４（ａ））。次に、研
磨技術（ＣＭＰ:Chemical Mecanical Polishing ）を用
いて成長防止膜１８上のシリコン窒化膜２２を除去し成
長防止膜１８を露出させる（図１４（ｂ））。次に、Ｎ
Ｈ4 Ｆエッチングにより、シリコン酸化膜の成長防止膜
１８を除去し、エミッタ領域を画定する開口部６を形成
する。その後さらに半導体基板１全面にＣＶＤ法などに
よりシリコン酸化膜を堆積し、これをＲＩＥなどの異方
性エッチングにより開口部６の内側に酸化膜側壁７を形
成する（図１５）。その後、エミッタ電極となる多結晶
シリコン膜を堆積し、ついでこの多結晶シリコン膜に砒
素をイオン注入する。そして更に熱工程を加えて、多結
晶シリコン膜中の砒素をシリコン半導体層２に拡散させ
てエミッタ領域９を形成する。さらに異方性エッチング
によって多結晶シリコン膜をパターニングしてエミッタ
電極８を形成する（図１６（ａ））。
【００１６】次に、例えば、ＣＶＤ法などによりＳｉＯ
2 からなる層間絶縁膜１４を堆積する。この層間絶縁膜
１４をパターニングして、エミッタ電極８、ベース引き
出し電極４５、コレクタ引き出し電極４６が露出するよ
うにコンタクト孔を開口する。そしてこれらのコンタク
ト孔内の電極に電気的に導通するようにアルミニウムな
どの金属電極１５、１６、１７を形成して半導体基板１
にバイポーラトランジスタが完成する（図１、図１６
（ｂ））。以上のように、従来のエッチングストッパー
を使用する必要がないのでベース領域の面積が小さくな
り、その結果ベース抵抗が低減し、ベース・コレクタ接
合容量が低減して従来より消費電力が小さく、アナログ
素子として用いた場合に雑音が低く、動作周波数が高い
バイポーラトランジスタが得られる。
2 からなる層間絶縁膜１４を堆積する。この層間絶縁膜
１４をパターニングして、エミッタ電極８、ベース引き
出し電極４５、コレクタ引き出し電極４６が露出するよ
うにコンタクト孔を開口する。そしてこれらのコンタク
ト孔内の電極に電気的に導通するようにアルミニウムな
どの金属電極１５、１６、１７を形成して半導体基板１
にバイポーラトランジスタが完成する（図１、図１６
（ｂ））。以上のように、従来のエッチングストッパー
を使用する必要がないのでベース領域の面積が小さくな
り、その結果ベース抵抗が低減し、ベース・コレクタ接
合容量が低減して従来より消費電力が小さく、アナログ
素子として用いた場合に雑音が低く、動作周波数が高い
バイポーラトランジスタが得られる。
【００１７】次に、上記第２の実施例で用いた研磨技術
（ＣＭＰ法）について説明する。半導体装置の製造にお
いて半導体ウェーハ処理工程では、半導体基板上に形成
された金属膜、半導体膜、絶縁膜などの成膜を平坦化す
るためにポリッシング装置を利用したポリッシングが多
く用いられるようになった。ポリッシング装置は、研磨
布を表面に張り付けモータなどにより回転される研磨盤
と、半導体基板を回転自在に支持し、回転する半導体基
板をこの研磨盤に押し付ける吸着盤とを備えている。こ
のポリッシング装置を用いて半導体基板をポリッシング
するには、回転する半導体基板の被ポリッシング面を回
転する研磨盤上の研磨布に押し付けて加工点に研磨剤
（スラリーともいう）を供給しながらポリッシングする
のが一般的である。研磨剤は、シリカ、酸化セリウム、
窒化珪素などの研磨粒子を溶媒に分散させたものであ
る。図１に示した従来の製造方法では、エッチングスト
ッパーとなる酸化膜５が必要であり、そのために、エッ
チングストッパーとエミッタ領域を画定するための開口
との間に、合わせ余裕１５が必要であった。この合わせ
余裕の分、ベース抵抗が増加し、素子領域の面積が大き
くなるためベース・コレクタ容量も増大していた。その
結果、動作速度が低下し、雑音が増大し、消費電力が増
加してしまっていた。
（ＣＭＰ法）について説明する。半導体装置の製造にお
いて半導体ウェーハ処理工程では、半導体基板上に形成
された金属膜、半導体膜、絶縁膜などの成膜を平坦化す
るためにポリッシング装置を利用したポリッシングが多
く用いられるようになった。ポリッシング装置は、研磨
布を表面に張り付けモータなどにより回転される研磨盤
と、半導体基板を回転自在に支持し、回転する半導体基
板をこの研磨盤に押し付ける吸着盤とを備えている。こ
のポリッシング装置を用いて半導体基板をポリッシング
するには、回転する半導体基板の被ポリッシング面を回
転する研磨盤上の研磨布に押し付けて加工点に研磨剤
（スラリーともいう）を供給しながらポリッシングする
のが一般的である。研磨剤は、シリカ、酸化セリウム、
窒化珪素などの研磨粒子を溶媒に分散させたものであ
る。図１に示した従来の製造方法では、エッチングスト
ッパーとなる酸化膜５が必要であり、そのために、エッ
チングストッパーとエミッタ領域を画定するための開口
との間に、合わせ余裕１５が必要であった。この合わせ
余裕の分、ベース抵抗が増加し、素子領域の面積が大き
くなるためベース・コレクタ容量も増大していた。その
結果、動作速度が低下し、雑音が増大し、消費電力が増
加してしまっていた。
【００１８】しかし、上記実施例で例示される本発明に
よる製造方法によれば、開口すべき領域に、あらかじめ
成長防止膜を残しておき、選択成長によって電極を形成
するため、電極の異方性エッチングが不要になる。その
ため、エッチングストッパーを設ける必要がなくなり、
従来の製造方法で必要であったエッチングストッパーと
エミッタ開口の合わせ余裕を取る必要がなくなる。エッ
チングストッパーの下の部分は、真性ベース領域と同時
に形成されるためベース引き出し電極層と比べて抵抗が
高くなっていたが、この領域をなくすことができたため
にベース抵抗を大幅に低減させることができる。また、
合わせ余裕の分だけ従来より素子領域の面積の縮小をす
ることができるのでベース・コレクタ接合の面積が小さ
くなり、ベース・コレクタ容量の低減が可能となる。ベ
ース抵抗とベース・コレクタ容量の低減により動作周波
数が高く、熱雑音が小さく、消費電力が少ないバイポー
ラトランジスタを提供することができる。
よる製造方法によれば、開口すべき領域に、あらかじめ
成長防止膜を残しておき、選択成長によって電極を形成
するため、電極の異方性エッチングが不要になる。その
ため、エッチングストッパーを設ける必要がなくなり、
従来の製造方法で必要であったエッチングストッパーと
エミッタ開口の合わせ余裕を取る必要がなくなる。エッ
チングストッパーの下の部分は、真性ベース領域と同時
に形成されるためベース引き出し電極層と比べて抵抗が
高くなっていたが、この領域をなくすことができたため
にベース抵抗を大幅に低減させることができる。また、
合わせ余裕の分だけ従来より素子領域の面積の縮小をす
ることができるのでベース・コレクタ接合の面積が小さ
くなり、ベース・コレクタ容量の低減が可能となる。ベ
ース抵抗とベース・コレクタ容量の低減により動作周波
数が高く、熱雑音が小さく、消費電力が少ないバイポー
ラトランジスタを提供することができる。
【００１９】
【発明の効果】以上、本発明によれば、素子領域の面積
が縮小され、従来より動作周波数が高く、熱雑音の低
く、消費電力の少ないバイポーラトランジスタを形成す
ることが可能となる。
が縮小され、従来より動作周波数が高く、熱雑音の低
く、消費電力の少ないバイポーラトランジスタを形成す
ることが可能となる。
【図１】本発明の第１の実施例の半導体装置の断面図及
び平面図。
び平面図。
【図２】第１の実施例の半導体装置の製造方法を示す製
造工程断面図。
造工程断面図。
【図３】第１の実施例の半導体装置の製造方法を示す製
造工程断面図及び平面図。
造工程断面図及び平面図。
【図４】第１の実施例の半導体装置の製造方法を示す製
造工程断面図及び平面図。
造工程断面図及び平面図。
【図５】第１の実施例の半導体装置の製造方法を示す製
造工程断面図及び平面図。
造工程断面図及び平面図。
【図６】第１の実施例の半導体装置の製造方法を示す製
造工程断面図。
造工程断面図。
【図７】第１の実施例の半導体装置の製造方法を示す製
造工程断面図及び平面図。
造工程断面図及び平面図。
【図８】第１の実施例の半導体装置の製造方法を示す製
造工程断面図及び平面図。
造工程断面図及び平面図。
【図９】第１の実施例の半導体装置の製造方法を示す製
造工程断面図。
造工程断面図。
【図１０】第２の実施例の半導体装置の断面図及び平面
図。
図。
【図１１】第２の実施例の半導体装置の製造方法を示す
製造工程断面図。
製造工程断面図。
【図１２】第２の実施例の半導体装置の製造方法を示す
製造工程断面図及び平面図。
製造工程断面図及び平面図。
【図１３】第２の実施例の半導体装置の製造方法を示す
製造工程断面図及び平面図。
製造工程断面図及び平面図。
【図１４】第２の実施例の半導体装置の製造方法を示す
製造工程断面図。
製造工程断面図。
【図１５】第２の実施例の半導体装置の製造方法を示す
製造工程断面図及び平面図。
製造工程断面図及び平面図。
【図１６】第２の実施例の半導体装置の製造方法を示す
製造工程断面図。
製造工程断面図。
【図１７】従来の半導体装置の断面図及び平面図。
【図１８】従来の半導体装置の製造方法を示す製造工程
断面図。
断面図。
【図１９】従来の半導体装置の製造方法を示す製造工程
断面図及び平面図。
断面図及び平面図。
【図２０】従来の半導体装置の製造方法を示す製造工程
断面図。
断面図。
【図２１】従来の半導体装置の製造方法を示す製造工程
断面図及び平面図。
断面図及び平面図。
【図２２】従来の半導体装置の製造方法を示す製造工程
断面図及び平面図。
断面図及び平面図。
【図２３】従来の半導体装置の製造方法を示す製造工程
断面図。
断面図。
１・・・半導体基板、 ２・・・シリコン半導体層、
３・・・エッチングストッパー、４・・・多結晶シリコ
ン膜、５、２２・・・シリコン窒化膜、 ６・・・開
口部、７・・・開口部側壁、 ７′、７″・・・窒化
膜側壁、８・・・エミッタ電極、 ９・・・エミッタ
電極、１０・・・素子分離領域、 １１・・・ｐ型シ
リコン基板、１２・・・ｎ＋高濃度不純物拡散領域、１
３・・・ｎ−エピタキシャル成長層、 １４・・・層
間絶縁膜、１５・・・エミッタ金属電極、 １６・・
・ベース金属電極、１７・・・コレクタ金属電極、、１
８、２０・・・成長防止膜、１９・・・タングステン
膜、 ２１・・・シリコン酸化膜、２３・・・合わせ
余裕、 ４１、４５・・・ベース引き出し電極、４
２、４６・・・コレクタ引き出し電極、１３１・・・高
濃度不純物拡散領域（コレクタ領域）。
３・・・エッチングストッパー、４・・・多結晶シリコ
ン膜、５、２２・・・シリコン窒化膜、 ６・・・開
口部、７・・・開口部側壁、 ７′、７″・・・窒化
膜側壁、８・・・エミッタ電極、 ９・・・エミッタ
電極、１０・・・素子分離領域、 １１・・・ｐ型シ
リコン基板、１２・・・ｎ＋高濃度不純物拡散領域、１
３・・・ｎ−エピタキシャル成長層、 １４・・・層
間絶縁膜、１５・・・エミッタ金属電極、 １６・・
・ベース金属電極、１７・・・コレクタ金属電極、、１
８、２０・・・成長防止膜、１９・・・タングステン
膜、 ２１・・・シリコン酸化膜、２３・・・合わせ
余裕、 ４１、４５・・・ベース引き出し電極、４
２、４６・・・コレクタ引き出し電極、１３１・・・高
濃度不純物拡散領域（コレクタ領域）。
Claims (5)
- 【請求項１】 半導体基板主面上に半導体層をエピタキ
シャル成長させる工程と、 前記半導体層上の所定の領域に成長防止膜を形成する工
程と、 前記成長防止膜が形成された半導体層上に導電膜を選択
成長させる工程と、 前記成長防止膜を除去して前記半導体層の一部を露出さ
せる工程と、 前記導電膜上及びこの導電膜の前記所定の領域内に露出
する側壁を絶縁膜で被覆する工程と、 前記導電膜に囲まれた前記半導体層の前記所定の領域の
表面領域にエミッタ領域を形成する工程とを備えている
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板主面に素子分離領域を形成し
て素子形成領域を区画し、この素子分離領域に囲まれた
素子形成領域にコレクタ領域を形成する工程と、 前記半導体基板主面に半導体層をエピタキシャル成長さ
せ、前記コレクタ領域上にこの半導体層で構成されたベ
ース領域を形成する工程と、 前記半導体層の前記ベース領域を構成する領域上に成長
防止膜を形成する工程と、 前記成長防止膜が形成された半導体層上に導電膜を選択
成長させる工程と、 前記成長防止膜を除去して前記半導体層の一部を露出さ
せる工程と、 前記導電膜上及びこの導電膜の前記所定の領域内に露出
する側壁を絶縁膜で被覆する工程と、 前記導電膜に囲まれた前記半導体層の前記所定の領域の
表面領域にエミッタ領域を形成する工程とを備えている
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記成長防止膜は、シリコン窒化膜又は
シリコン酸化膜からなることを特徴とする請求項１又は
請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記半導体基板主面に形成された半導体
層は、素子形成領域上に形成された領域が単結晶であ
り、前記素子分離領域上に形成された領域が多結晶であ
ることを特徴とする請求項２又は請求項３に記載の半導
体装置の製造方法。 - 【請求項５】 前記導電膜にはベース電極が形成され、
このベース電極は、前記ベース領域とは前記半導体層の
多結晶領域を介して電気的に接続されていることを特徴
とする請求項４に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10017814A JPH11204537A (ja) | 1998-01-14 | 1998-01-14 | 半導体装置の製造方法 |
| US09/229,887 US6153488A (en) | 1998-01-14 | 1999-01-14 | Method for producing semiconductor device, and semiconductor device produced by same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10017814A JPH11204537A (ja) | 1998-01-14 | 1998-01-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204537A true JPH11204537A (ja) | 1999-07-30 |
Family
ID=11954215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10017814A Pending JPH11204537A (ja) | 1998-01-14 | 1998-01-14 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6153488A (ja) |
| JP (1) | JPH11204537A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031584A (ja) * | 2001-07-16 | 2003-01-31 | Toshiba Corp | 半導体素子 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580107B2 (en) * | 2000-10-10 | 2003-06-17 | Sanyo Electric Co., Ltd. | Compound semiconductor device with depletion layer stop region |
| US6767798B2 (en) * | 2002-04-09 | 2004-07-27 | Maxim Integrated Products, Inc. | Method of forming self-aligned NPN transistor with raised extrinsic base |
| US6797620B2 (en) | 2002-04-16 | 2004-09-28 | Applied Materials, Inc. | Method and apparatus for improved electroplating fill of an aperture |
| DE60228856D1 (de) * | 2002-12-04 | 2008-10-23 | St Microelectronics Srl | Verfahren zur Herstellung von Mikrokanälen in einer integretierten Struktur |
| TWI794650B (zh) * | 2020-09-24 | 2023-03-01 | 世界先進積體電路股份有限公司 | 半導體結構及其製作方法 |
| US11552188B2 (en) | 2020-11-24 | 2023-01-10 | Vanguard International Semiconductor Corporation | High-voltage semiconductor structure |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2680358B2 (ja) * | 1988-07-20 | 1997-11-19 | 株式会社東芝 | 半導体素子の製造方法 |
| US5008208A (en) * | 1988-12-07 | 1991-04-16 | Honeywell Inc. | Method of making planarized, self-aligned bipolar integrated circuits |
-
1998
- 1998-01-14 JP JP10017814A patent/JPH11204537A/ja active Pending
-
1999
- 1999-01-14 US US09/229,887 patent/US6153488A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031584A (ja) * | 2001-07-16 | 2003-01-31 | Toshiba Corp | 半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6153488A (en) | 2000-11-28 |
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