JPS6134971A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6134971A JPS6134971A JP15616384A JP15616384A JPS6134971A JP S6134971 A JPS6134971 A JP S6134971A JP 15616384 A JP15616384 A JP 15616384A JP 15616384 A JP15616384 A JP 15616384A JP S6134971 A JPS6134971 A JP S6134971A
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- Japan
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- oxide film
- layer
- separated
- island
- semiconductor device
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、スイッチング装置の受光部などとして用い
られる半導体装置に関するものである。
られる半導体装置に関するものである。
第１図は、ダイオード、トランジスタ、抵抗の各素子を
備えた、光起電力を用いたスイッチング装置の受光部の
回路を示すものである。従来、この種の半導体装置は、
光起電力ダイオード１． ２、抵抗３、ＭＯＳ）ランジ
スタの電荷放電用接合型ＦＥ７４、およびスイッチング
用ＭＯ３）ランジスタ５からなるため、・チップ数が多
くなり、第２図に示す３本足コム上への実装には、無理
があった。そのため、従来は、第３図に示すように、絶
縁板の上に、導電部を設けてなるプリント基板Ｘのよう
なものを用い、その上に各素子のチップを実装していた
。つまり、４種類の素子、ダイオード、抵抗、ＦＦ、Ｔ
、スイッチング用ＭＯ３）ランジスタが、それぞれ搭載
された四つのチップＡ〜Ｄをプリント基板Ｘ上に実装す
る。そして、それらにワイヤ・ボンディングを施すよう
にしていた。
備えた、光起電力を用いたスイッチング装置の受光部の
回路を示すものである。従来、この種の半導体装置は、
光起電力ダイオード１． ２、抵抗３、ＭＯＳ）ランジ
スタの電荷放電用接合型ＦＥ７４、およびスイッチング
用ＭＯ３）ランジスタ５からなるため、・チップ数が多
くなり、第２図に示す３本足コム上への実装には、無理
があった。そのため、従来は、第３図に示すように、絶
縁板の上に、導電部を設けてなるプリント基板Ｘのよう
なものを用い、その上に各素子のチップを実装していた
。つまり、４種類の素子、ダイオード、抵抗、ＦＦ、Ｔ
、スイッチング用ＭＯ３）ランジスタが、それぞれ搭載
された四つのチップＡ〜Ｄをプリント基板Ｘ上に実装す
る。そして、それらにワイヤ・ボンディングを施すよう
にしていた。
この実装のためのコストは、３本足コムに実装する場合
に比して、高価である。
に比して、高価である。
この発明は、たとえば、第１図に示すような回路構成の
ものであっても、安価なコム上に実装することを可能と
させる半導体装置を提供することを目的とする。
ものであっても、安価なコム上に実装することを可能と
させる半導体装置を提供することを目的とする。
上記の目的を達成するため、この発明の半導体装置は、
異なる種類の素子をワンチップ化してなる半導体装置に
おいて、これらの素子が、絶縁層分離によって作られた
複数個の分離島を持ち、少なくともその一つがエピタキ
シャル成長させた層を持つＤＩ基板上につくられている
ことを特徴とする。
異なる種類の素子をワンチップ化してなる半導体装置に
おいて、これらの素子が、絶縁層分離によって作られた
複数個の分離島を持ち、少なくともその一つがエピタキ
シャル成長させた層を持つＤＩ基板上につくられている
ことを特徴とする。
つまり、この発明によれば、ダイオード１．２と放電用
ＦＥ７４をＤＩ基板を用いてワンチップ化し、それによ
って半導体装置のチップ数を４個から３個に減じて、３
本足コムに実装することを可能とさせるものである。
ＦＥ７４をＤＩ基板を用いてワンチップ化し、それによ
って半導体装置のチップ数を４個から３個に減じて、３
本足コムに実装することを可能とさせるものである。
つぎに、この発明を実施例にもとづいて説明する。
第４図ないし第２５図は、この発明の光起電力ダイオー
ド１，２とＦＥＴ４を同一基板上に構成する過程を示す
。そのうち、第４図ないし第１２図は、前記二つの素子
をワンチップ化するためのＤＩ基板の製作工程を示すも
のであり、第１３図ないし第２５図は、そのＤＩ基板に
ダイオードおよびＦＥＴを製造する工程を示すものであ
る。
ド１，２とＦＥＴ４を同一基板上に構成する過程を示す
。そのうち、第４図ないし第１２図は、前記二つの素子
をワンチップ化するためのＤＩ基板の製作工程を示すも
のであり、第１３図ないし第２５図は、そのＤＩ基板に
ダイオードおよびＦＥＴを製造する工程を示すものであ
る。
第４図は、従来のＤＩ基板で、ポリシリコンロ内に、酸
化１１１ｉ？で絶縁された複数個のｐ型シリコンの分離
島８ａ・・・がある。基板表面を酸化しく第５図）、ホ
トレジスト加工によって、所望の分離島８ａ上部を開口
する（第６図）。つぎに、この分離島８ａに対しエツチ
ングを行い（第７図）、厚みの薄い分離島８ａ′にした
のち、全面に結晶成長を施す（第８図）。そうすると、
単結晶シリコンからなる分離島８ａ′上には、エピタキ
シャル層９が成長、その他の分離島８ａの酸化股上には
、ポリシリコン９′が成長する。つぎに、全体を酸化膜
２′で覆い（第９図）、エピタキシャル層以外の酸化膜
２′を除き（第１０図）、さらにポリシリコン層９′を
除去する（第１１図）。つぎに、最初にできた酸化膜２
を後の酸化膜２′とともに除去すれば（第１２図）、絶
縁層分離技術を用いて製造されたＤＩ基板で、少なくと
も一つの分離島８ｂが上層部にエピタキシャル層９を持
つＤＩ基板ができあがる。
化１１１ｉ？で絶縁された複数個のｐ型シリコンの分離
島８ａ・・・がある。基板表面を酸化しく第５図）、ホ
トレジスト加工によって、所望の分離島８ａ上部を開口
する（第６図）。つぎに、この分離島８ａに対しエツチ
ングを行い（第７図）、厚みの薄い分離島８ａ′にした
のち、全面に結晶成長を施す（第８図）。そうすると、
単結晶シリコンからなる分離島８ａ′上には、エピタキ
シャル層９が成長、その他の分離島８ａの酸化股上には
、ポリシリコン９′が成長する。つぎに、全体を酸化膜
２′で覆い（第９図）、エピタキシャル層以外の酸化膜
２′を除き（第１０図）、さらにポリシリコン層９′を
除去する（第１１図）。つぎに、最初にできた酸化膜２
を後の酸化膜２′とともに除去すれば（第１２図）、絶
縁層分離技術を用いて製造されたＤＩ基板で、少なくと
も一つの分離島８ｂが上層部にエピタキシャル層９を持
つＤＩ基板ができあがる。
そこで、つぎに、ダイオードとＦＥＴを上記ＤＩ基板の
分離島８ａ、８ｂ上に製作する。すなわち、まず、表面
全体に酸化膜２を形成しく第１３図）、エピタキシャル
層９上に、ホトレジスト加工を行って開口する（第１４
図）。ｐ型不純物拡散を分離島下部のｐ型層に達するま
で行い、ｐ型の分離層１０を形成する（第１５図）。再
び、全面酸化しく第１６図）、ホトレジスト加工を行い
（第１７図）、今度は、エピタキシャル層内に、ｐ型不
純物を拡散し、ｐ型層１１を作り、エピタキシャル層を
ｎ型チャンネルに形成する（第１８図）。つぎに、酸化
しく第１９図）、ホトレジスト加工したく第２０図）後
に、ｎ型不純物拡散を行って、エピタキシャル層９内に
ｎ型層１２を形成するとともに分離島８ａにｎ型層１３
を形成する（第２１図）。ｎ型層１２は電極のコンタク
トを良くするためのものであり、ｎ型層１３は分離島８
ａとｐｎ接合を形成し、ダイオードとして機能する。つ
いで酸化しく第２２図）、ホトレジスト加工を行って（
第２３図）、コンタクト孔を開口する。アルミニウム蒸
着を行い（第２４図）、配線に不要な部分のアルミニウ
ムの膜を除去すれば（第２５図）、完成する。これでＦ
ＥＴとダイオードが一つの基板上に構成することができ
る。
分離島８ａ、８ｂ上に製作する。すなわち、まず、表面
全体に酸化膜２を形成しく第１３図）、エピタキシャル
層９上に、ホトレジスト加工を行って開口する（第１４
図）。ｐ型不純物拡散を分離島下部のｐ型層に達するま
で行い、ｐ型の分離層１０を形成する（第１５図）。再
び、全面酸化しく第１６図）、ホトレジスト加工を行い
（第１７図）、今度は、エピタキシャル層内に、ｐ型不
純物を拡散し、ｐ型層１１を作り、エピタキシャル層を
ｎ型チャンネルに形成する（第１８図）。つぎに、酸化
しく第１９図）、ホトレジスト加工したく第２０図）後
に、ｎ型不純物拡散を行って、エピタキシャル層９内に
ｎ型層１２を形成するとともに分離島８ａにｎ型層１３
を形成する（第２１図）。ｎ型層１２は電極のコンタク
トを良くするためのものであり、ｎ型層１３は分離島８
ａとｐｎ接合を形成し、ダイオードとして機能する。つ
いで酸化しく第２２図）、ホトレジスト加工を行って（
第２３図）、コンタクト孔を開口する。アルミニウム蒸
着を行い（第２４図）、配線に不要な部分のアルミニウ
ムの膜を除去すれば（第２５図）、完成する。これでＦ
ＥＴとダイオードが一つの基板上に構成することができ
る。
第２６図は、上記のような方法でダイオードとＦＥＴを
ワンチップ化した、この発明の半導体装置を、第２図に
示した３本足コム上に実装した状態を示し、チップＥに
は、ダイオードとＦＥＴ。
ワンチップ化した、この発明の半導体装置を、第２図に
示した３本足コム上に実装した状態を示し、チップＥに
は、ダイオードとＦＥＴ。
チップＢ、Ｄには、従来例同様、抵抗、スイッチングＭ
ＯＳトランジスタがそれぞれのっている。
ＯＳトランジスタがそれぞれのっている。
ＤＩ基板にのせる素子の種類は上記のものに限らない。
この発明の半導体装置は、以上のように構成されている
ため、チップの数が減り、安価な実装用３本足コムに実
装が可能になり、ボンディングヮ４、 ＦＩ！Ｊ面の
簡単な説明 層 代理人 弁理士 松 本 武 彦 第１図 第２図
ため、チップの数が減り、安価な実装用３本足コムに実
装が可能になり、ボンディングヮ４、 ＦＩ！Ｊ面の
簡単な説明 層 代理人 弁理士 松 本 武 彦 第１図 第２図
Claims (2)
- （１）異なる種類の素子をワンチップ化してなる半導体
装置において、これらの素子が、絶縁層分離によつて作
られた複数個の分離島を持ち、少なくともその一つがエ
ピタキシャル成長させた層を持つＤＩ基板上につくられ
ていることを特徴とする半導体装置。 - （２）ダイオード、トランジスタ、抵抗の素子を備えた
、光起電力を用いたスイッチング装置の受光部である特
許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15616384A JPS6134971A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15616384A JPS6134971A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6134971A true JPS6134971A (ja) | 1986-02-19 |
Family
ID=15621725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15616384A Pending JPS6134971A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6134971A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190388A (ja) * | 1987-02-03 | 1988-08-05 | Toshiba Corp | 半導体集積回路 |
| EP0721211A2 (en) * | 1988-02-08 | 1996-07-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2010056167A (ja) * | 2008-08-26 | 2010-03-11 | Sony Corp | 固体撮像素子及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5390A (en) * | 1976-06-24 | 1978-01-05 | Agency Of Ind Science & Technol | Composite photoelectric conversion element |
| JPS5431954A (en) * | 1977-08-16 | 1979-03-09 | Hikozou Matsui | Method of circulating cooling water in cooler |
-
1984
- 1984-07-25 JP JP15616384A patent/JPS6134971A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5390A (en) * | 1976-06-24 | 1978-01-05 | Agency Of Ind Science & Technol | Composite photoelectric conversion element |
| JPS5431954A (en) * | 1977-08-16 | 1979-03-09 | Hikozou Matsui | Method of circulating cooling water in cooler |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190388A (ja) * | 1987-02-03 | 1988-08-05 | Toshiba Corp | 半導体集積回路 |
| EP0721211A2 (en) * | 1988-02-08 | 1996-07-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| EP0721211A3 (en) * | 1988-02-08 | 1996-12-27 | Toshiba Kk | Semiconductor device and manufacturing method |
| JP2010056167A (ja) * | 2008-08-26 | 2010-03-11 | Sony Corp | 固体撮像素子及びその製造方法 |
| US8129213B2 (en) | 2008-08-26 | 2012-03-06 | Sony Corporation | Solid-state imaging device and method for manufacturing the same |
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