JPH0380354B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、スイツチング素子のゲート・ソー
ス間に挿入されてソリツドステートリレーの受光
部となる半導体装置の製法に関する。

〔背景技術〕

ソリツドステートリレーの回路として、第２図
に示したような回路がある。

この回路は、ソリツドステートリレーのスイツ
チング用素子２５と、この素子２５のゲート蓄積
電荷の放電用回路としてフオト・ダイオードアレ
イ２３，２４、抵抗１９、ノーマリイ・オンのト
ランジスタ（接合型FET）１５が接続されたも
のである。この回路では、発光ダイオード２７に
電流を流して発光させ、その光をフオト・ダイオ
ードアレイ２３，２４が受光して電流にかえる。
ノーマリイ・オンのトランジスタ１５は、常はオ
ン状態になつているが、光がフオト・ダイオード
アレイ２３，２４に照射されたときには、そのゲ
ート・ソース間に電位差が生じるため、オフ状態
となり、その状態でスイツチング素子２５の蓄電
が始まる。つまり、このような回路を放電用に用
いれば、この回路は、光照射時には開放状態、光
遮断時には短絡状態となるので、スイツチング速
度を速めること（ターンオン時間を短くするこ
と）ができる。また、光照射が十分でない場合
に、スイツチング素子２５がオンでもオフでもな
い状態になるのを防ぐこともできる。

ところが、このような回路を構成する、以上の
各素子を同一基板上に形成してワンチツプ化しよ
うとした場合には、非常に多数の素子を非常に小
さい同一チツプ上に形成しなければならない。例
えば、前記ソリツドステートリレーの場合には、
チツプ上に形成されるシリコンのフオト・ダイオ
ードが最高でも0.7V程度の起電力しか出せない
のに対し、同じチツプ上に形成されるMOSトラ
ンジスタは作動するのに6V以上の電力が必要で
あり、このMOSトランジスタを前記フオト・ダ
イオードで作動させようとすれば、第２図に示し
たように、このフオト・ダイオードを直列に12個
以上接続したフオト・ダイオードアレイとしなけ
ればならない。このように、前記ソリツドステー
トリレー等の装置を同一チツプ上に作成するにあ
たつては、同じ回路を独立した素子で形成するの
にくらべて、より多くの素子を必要とする。

また、抵抗１９は、ノーマリイ・オンのトラン
ジスタ１５のゲートジヤンクシヨンに蓄積された
電荷の放電のために用いられるもので、並列に接
続されたフオト・ダイオードアレイ２４を効率的
に働かせるためには、10⁶Ωオーダー以上の高抵
抗にしなければならない。しかしながら、通常の
ICプロセスで形成できる拡散抵抗では、このよ
うな高抵抗を達成することができない。そこで、
発明者は、このような抵抗１９をも同一チツプ上
に形成しようとする場合には、エピタキシヤル結
晶成長による単結晶シリコン層を利用した薄層の
帯状抵抗とすれば良いと考えた。このような考え
を実現するには、DI基板の分離島上に、単結晶
シリコン層を必要とする素子とそうでない素子と
を形成する必要があり、その場合には、いかに少
ない工程で、しかも精度よくこれらの素子を形成
するかが要求される。

近時、このような、単結晶シリコン層を必要と
する素子とそうでない素子とを作りわける方法と
して、単結晶シリコンの分離島表面にSiO₂でマ
スキングを行い、単結晶シリコン層を必要とする
分離島上のSiO₂のみをとりのぞき、減圧下で、
SiH₂Cl₂およびHClの混合ガスで選択的にエピタ
キシヤル結晶成長を行う方法が開発された。この
方法は、SiO₂のマスキングが形成されていない
部分には単結晶シリコン層が成長するが、SiO₂
が形成された部分にはポリシリコンが発生し、こ
のポリシリコンが、前記混合ガス中のHCl成分に
よつてエツチング除去されることで単結晶シリコ
ン層のみを基板上に成長させようとするものであ
る。ところが、この方法では、HClが単結晶シリ
コン層をも、わずかながらエツチングしてしまう
ため、この単結晶シリコン層の成長速度が遅くな
り、また、この結晶成長は減圧化で行わなければ
ならないため、装置も高価なものとなつてしま
い、問題となつている。

〔発明の目的〕

この発明は、上記事情に鑑みてなされたもので
あつて、同一チツプ上に複数の異なつた素子を簡
単に、少ない工程で形成できる半導体装置の製法
を提供することを目的とする。

〔発明の開示〕

以上の目的を達成するため、この発明は、スイ
ツチング素子のゲート・ソース間に挿入される第
１のフオト・ダイオードアレイと、この第１のフ
オト・ダイオードアレイと並列に接続されるノー
マリイ・オンのトランジスタと、このノーマリ
イ・オンのトランジスタのゲート・ソース間に並
列に接続される第２のフオト・ダイオードアレイ
および放電用の抵抗とを備え、ソリツドステート
リレーの受光部となる半導体装置を作るにあた
り、DI基板表面を所定の形状にマスキングして
選択比を考慮しないエピタキシヤル結晶成長を行
い、マスキングしていない分離島上には単結晶シ
リコン層を形成するとともに、それ以外の部分に
はポリシリコン層を形成し、そのあと、前記単結
晶シリコン層表面をマスキングしてエツチングを
行うことにより、基板上の所定の分離島上に単結
晶シリコン層を残し、そのあと、この単結晶シリ
コン層を含む基板上の所定の位置に不純物拡散を
行つて、前記分離島上の単結晶シリコン層には前
記ノーマリイ・オンのトランジスタと抵抗を形成
し、それ以外の分離島上には前記第１および第２
のフオト・ダイオードアレイを形成することを特
徴とする半導体装置の製法を要旨としている。

以下にこの発明を、その一実施例をあらわす図
を参照しながら説明する。

この発明では、基板がDI型（Dielectric
Isolation型）である必要がある。なぜなら、DI
基板を用いることによつて同一チツプ上に形成さ
れる各素子間の絶縁を完全に行うことができるよ
うになるからである。このようなDI基板の製造
工程の一例を第３図ａ〜ｄにもとづいて、説明す
る。

ｐ型の不純物が拡散された単結晶シリコンウエ
ハ１表面にエツチング等により溝２を形成する。
このとき、溝２の形状は図の実施例のようなＶ型
には限らず、Ｕ型やその他の形状であつてもよ
い。

溝２の形成方法も特に限定はされないが、例え
ば、＜100＞面の単結晶シリコンウエハ１にKOH
等を主成分とするアルカリエツチング液を用いて
溝２をエツチングする方法があげられる。この方
法は、このアルカリエツチング液の＜111＞面単
結晶シリコンに対するエツチング速度が、＜100＞
面単結晶シリコンに対するエツチング速度にくら
べて極めて遅いことを利用したもので、＜100＞面
単結晶シリコンウエハ１の一部を、このアルカリ
エツチング液でエツチングしていくと、この＜
100＞面と54゜の角をなす＜111＞面からなるＶ形
の溝２が自動的に形成されるのである〔第３図
ａ〕。

溝２が形成された側のシリコンウエハ１表面上
に絶縁層３を堆積あるいは成長等の方法で形成す
る〔第３図ｂ〕。

絶縁層３上にポリシリコン層４を形成して溝２
を埋める〔第３図ｃ〕。

シリコンウエハ１を反対側から研磨していき、
溝２によつてシリコンウエハ１が複数の分離島１
ａ…に分離されるまで研磨をつづけ、DI基板５
を得る〔第３図ｄ〕。

つぎに、このようなDI基板を用いた、この発
明の半導体装置の製法の一実施例について、第３
図ｅ〜ｈならびに第４図ａ〜ｇをみながら、くわ
しく説明する。

DI基板５の分離島１ａ…側表面全体に、この
分離島１ａ…表面とは異なつた結晶面を有するマ
スキング６を形成する。マスキング６の材質は、
分離島１ａ…表面と異なつた結晶面を有するもの
であれば特に限定はしないが、例えば、分離島１
ａ…が単結晶のシリコンである場合には、作りや
すさや主成分が分離島１ａ…と同じであるという
点等から、酸化ケイ素（SiO₂）をマスキング６
の材質として利用するのが好ましい〔第３図ｅ〕。

DI基板５の所定の部分（図では分離島１ａ，
１ｂ表面）のマスキング６を所定の形状となるよ
うに除去する〔第３図ｆ〕。

DI基板５表面全体にシリコンを結晶成長させ
る。このとき、マスキング６を除去した部分、す
なわち、分離島１ａ，１ｂが露出している部分に
は、この分離島１ａ，１ｂ表面の単結晶面上に単
結晶シリコン層７ａ，７ｂがエピタキシヤル成長
し、それ以外の部分、すなわち、分離島１ａ，１
ｂとは異なつた結晶面を有するマスキング６上に
は、ポリシリコン層８が成長する。結晶成長の条
件も特に限定はされないが、例えば、この実施例
のようにｎ型の結晶成長を行う場合には、PH₃を
ドーパントガスとしてSiH₄の熱分解反応で行う
のが好ましい。なぜなら、SiCl₄やSiH₂Cl等の水
素化反応で形成した単結晶シリコン層は、マスキ
ングとの境界領域を越えて横に成長して拡がつて
しまうが、SiH₄の熱分解反応ではそれがなく、
微細パターンの形成に適しているからである〔第
３図ｇ〕。

単結晶シリコン層７ａ，７ｂ上にマスキング９
を形成する。このマスキング９の材質も特に限定
されないが、先に示したマスキング６と同様の理
由からSiO₂を使用するのが好ましい〔第３図
ｈ〕。

エツチングを行い、マスキングされた単結晶シ
リコン層７ａ，７ｂ以外の部分のポリシリコン層
８を除去する。エツチングの方法も、特に限定さ
れないが、エツチングの精度か、自動化がしやす
いこと、公害対策上の問題等から、プラズマエツ
チングを行うのが好ましい。プラズマエツチング
に使用される反応性ガスとしては、種々のものが
考えられるが、マスキング９の材質が、前述した
ようにSiO₂であつた場合には、例えば、単結晶
シリコンおよびポリシリコンはエツチングする
が、SiO₂はほとんどエツチングしないCF₄＋O₂の
混合ガス等が一般に用いられている。この混合ガ
スの成分比率も特に限定されないが、例えば、
CF₄96％、O₂4％の比率で使用するのが一般的で
ある〔第４図ａ〕。

以上に説明した工程により、基板５上のｐ型の
分離島１ａ，１ｂ上に、ｎ型の単結晶シリコン層
７ａ，７ｂを形成する。

つぎに、基板５上の各マスキング６，９を除去
し、単結晶シリコン層７ａの両端にｐ型不純物を
拡散してバツクゲートとなるｐ型層１０を形成す
る〔第４図ｂ〕。

単結晶シリコン層７ａには、その中央にｐ型不
純物を拡散してゲートV_Gとなるｐ型層１１を形
成し、単結晶シリコン層が形成されていない複数
の分離島１ｃ…上には端子部となるｐ型層１２を
形成する〔第４図ｃ〕。

単結晶シリコン層７ａには、前記ｐ型層１０お
よび１１の間に、このｐ型層１０，１１と接触し
ないように、ｎ型不純物を拡散し、ドレインV_D
およびソースV_Sとなるｎ型層１３，１４を形成
してノーマリイ・オンのトランジスタ１５を作成
するとともに、複数の分離島１Ｃ…上には、ｎ型
層１６を形成してフオト・ダイオード１７を作成
する。単結晶シリコン層７ｂには、その両端にｎ
型不純物を拡散して端子部となるｎ型層１８，１
８を形成して抵抗１９を作成する〔第４図ｄ〕。

以上に説明した第４図ｂ〜ｄの各拡散工程は、
特に限定されないが、基板として、この発明のよ
うにDI基板を用いる場合には、1100℃以下の拡
散温度で行うのが好ましい。なぜなら、DI基板
は、単結晶シリコンの分離島とポリシリコン層と
からなつており、両者の熱膨張係数のちがいによ
つて、1100℃以上では、第５図にみるように、基
板が単結晶シリコン側を内側にして大きく反りか
えつてしまい、素子を形成することが困難となる
からである。

各不純物層表面にAI蒸着等により電極２０…
を形成する〔第４図ｅ〕。

基板５表面全体にSiO₂膜２１を形成し、表面
安定化を行う〔第４図ｆ〕。

ノーマリイ・オンのトランジスタ１５が形成さ
れた分離島１ａおよび抵抗１９が形成された分離
島１ｂの全面にわたつて、必要に応じて、遮光２
２を施す。遮光の方法も特に限定はされないが、
作りやすさやコストの点から、Al蒸着膜を遮光
２２として使用するのが好ましい。この場合に
は、例えばAl膜厚を1.5μ程度にしてやればよい。
遮光２２はこの発明では必ずしも必要なものでは
ないが、このように、ノーマリイ・オンのトラン
ジスタ１５や抵抗１９等を遮光しておけば、発光
ダイオード２７の光がこれらの素子に照射される
ことはなく、ノーマリイ・オンのトランジスタ１
５が完全に遮断できなくなつたり、抵抗１９の抵
抗値が変動してしまうといつた事故が発生するこ
ともなくなる。したがつて、受光素子とそれ以外
の素子を非常に近接して作らなければならないワ
ンチツプ型のソリツドステートリレーにおいて
も、受光素子以外の素子が光によつて狂つてしま
うことはなくなるので、チツプを小型化すること
ができるようになるのである〔第４図ｇ〕。

さらに、複数の分離島１Ｃ…上に形成された複
数の受光素子（フオト・ダイオード）１７…を接
続して第１のフオト・ダイオードアレイ２３およ
び第２のフオト・ダイオードアレイ２４を形成す
る。

これを第１図および第２図に示したようにスイ
ツチング素子２５と配線すれば、スイツチング素
子２５、ノーマリイ・オンのトランジスタ１５、
抵抗１９、第１のフオト・ダイオードアレイ２３
および第２のフオト・ダイオードアレイ２４から
なる半導体装置をワンチツプ化して製造すること
ができる。

なお、第１図に示した部分は、第２図の回路
中、遮孔２２が必要な部分、すなわち、第２図中
に二点鎖線で囲んだ部分を示している。

第６図に、この発明の方法によつて作られた半
導体装置をスイツチング素子の受光部として使用
したソリツドステートリレーの一例を示す。

出力側のリードフレーム２６上に配置された前
記基板５には、前述したように、ノーマリイ・オ
ンのトランジスタ１５、抵抗１９、第１および第
２のフオト・ダイオードアレイ２３，２４がワン
チツプ化されて形成されている。この基板５と向
かい合うように、ソリツドステートリレーの入力
素子である発光ダイオード２７が入力側のリード
フレーム２８に支えられて配置されている。出力
側のリードフレーム２６上には、別の基板上にス
イツチング素子であるMOSトランジスタ２５が
形成されており、そのゲートV_GおよびソースV_S
が先の基板５および出力側のリードフレーム２６
とワイヤボンデイングで接続されている。このあ
と、図中、１点鎖線で示したように、基板５、
MOSトランジスタ２５および発光ダイオード２
７からなる回路部分（第２図に示した回路）を樹
脂で封止し、出力側および入力側のリードフレー
ム２６，２８のそれぞれの接続部２６ａ…，２８
ａ…を切断すれば、モノリシツクIC化したソリ
ツドステートリレーが完成するのである。

このようにして製造されたソリツドステートリ
レーは、前述したように、スイツチング用MOS
トランジスタ２５の放電用回路としてフオト・ダ
イオードアレイ２３，２４、抵抗１９、ノーマリ
イオンのトランジスタ１５を使つたものである。
この回路では、発光ダイオード２７に電流を流し
て発光させ、この光をフオト・ダイオードアレイ
２３，２４が受光して電流にかえる。ノーマリ
イ・オンのトランジスタ１５は、常にオン状態に
なつているが、光がフオト・ダイオードアレイ２
３，２４に照射されたときには、そのゲートソー
ス間に電位差が生じるため、オフ状態になり、そ
の状態でスイツチング用のMOSトランジスタ２
５の蓄電が始まる。つまり、このような回路を放
電用に用いれば、光照射時にはこの回路は開放状
態、光遮断時には短絡状態となるので、スイツチ
ング速度を早めること（ターンオン時間を短くす
ること）ができる。また、光照射が十分でない場
合に、MOSトランジスタ２５がオンでもオフで
もない状態になるのを防ぐこともできる。

以上のように、この発明の半導体装置の製法で
は、選択比を考慮しないエピタキシヤル結晶成長
によつて簡単に同一基板上の所定の部分のみに単
結晶シリコン層を形成成することができるため、
この単結晶シリコン層を必要とする素子と、必要
としない素子とが混在している、ソリツドステー
トリレーに使用される半導体装置を少ない工程で
作ることが可能となる。また、この発明では、
DI基板を用いることによつて同一チツプ上に形
成される各素子間の絶縁を完全に行うことができ
るようになるため、MOSトランジスタのゲート
駆動用として、高電圧を発生することもできる。

〔発明の効果〕

この発明の半導体装置の製法は、以上のように
構成されており、選択比を考慮しないエピタキシ
ヤル結晶成長によつて、例えば、通常のICプロ
セスで形成できる拡散抵抗では達成できない高抵
抗が必要な抵抗となる単結晶シリコン層や、トラ
ンジスタの動作層となる単結晶シリコン層を同時
に形成することができ、同一チツプ上に単結晶シ
リコン層が形成された部分とそうでない部分とを
簡単に少ない工程で作り分けることができるた
め、複数の異なつた素子からなる半導体装置を簡
単に少ない工程で製造することが可能となる。

【図面の簡単な説明】

第１図はこの発明によつて形成される半導体装
置の一例の要部をあらわす構造説明図、第２図は
ソリツドステートリレーの回路の一例をあらわす
回路図、第３図ａ〜ｄはこの発明に使用される
DI基板の製法の一例をあらわす説明図、第３図
ｅ〜ｈならびに第４図ａ〜ｇはこの発明の一実施
例をあらわす説明図、第５図はこの発明における
拡散温度と基板の反り量との関係をあらわすグラ
フ、第６図はこの発明によつて形成される半導体
装置の実装状態をあらわす平面図である。 ５…基板、６…マスキング、７…単結晶シリコ
ン層、８…ポリシリコン層、１５…ノーマリイ・
オンのトランジスタ、１９…抵抗、２３，２４…
フオト・ダイオードアレイ。

Claims (1)

1. 【特許請求の範囲】 １ スイツチング素子のゲート・ソース間に挿入
   される第１のフオト・ダイオードアレイと、この
   第１のフオト・ダイオードアレイと並列に接続さ
   れるノーマリイ・オンのトランジスタと、このノ
   ーマリイ・オンのトランジスタのゲート・ソース
   間に並列に接続される第２のフオト・ダイオード
   アレイおよび放電用の抵抗とを備え、ソリツドス
   テートリレーの受光部となる半導体装置を作るに
   あたり、DI基板表面を所定の形状にマスキング
   して選択比を考慮しないエピタキシヤル結晶成長
   を行い、マスキングしていない分離島上には単結
   晶シリコン層を形成するとともに、それ以外の部
   分にはポリシリコン層を形成し、そのあと、前記
   単結晶シリコン層表面をマスキングしてエツチン
   グを行うことにより、基板上の所定の分離島上に
   単結晶シリコン層を残し、そのあと、この単結晶
   シリコン層を含む基板上の所定の位置に不純物拡
   散を行つて、前記分離島上の単結晶シリコン層に
   は前記ノーマリイ・オンのトランジスタと抵抗を
   形成し、それ以外の分離島上には前記第１および
   第２のフオト・ダイオードアレイを形成すること
   を特徴とする半導体装置の製法。 ２ エピタキシヤル結晶成長がSiH₄の熱分解反
   応によるものである特許請求の範囲第１項記載の
   半導体装置の製法。 ３ エツチングがプラズマエツチングである特許
   請求の範囲第１項または第２項記載の半導体装置
   の製法。 ４ 不純物拡散が1100℃以下の温度で行われる特
   許請求の範囲第１項から第３項までのいずれかに
   記載の半導体装置の製法。 ５ ノーマリイ・オンのトランジスタと抵抗とが
   設けられている分離島上の全体をAl蒸着膜によ
   つて遮光する工程をも含んでいる特許請求の範囲
   第１項から第４項までのいずれかに記載の半導体
   装置の製法。