JPS61219184A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61219184A JPS61219184A JP60061540A JP6154085A JPS61219184A JP S61219184 A JPS61219184 A JP S61219184A JP 60061540 A JP60061540 A JP 60061540A JP 6154085 A JP6154085 A JP 6154085A JP S61219184 A JPS61219184 A JP S61219184A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- semiconductor device
- diffusion
- type
- photodiode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000002955 isolation Methods 0.000 claims description 15
- 238000007599 discharging Methods 0.000 claims description 9
- 238000000926 separation method Methods 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 abstract description 24
- 238000000034 method Methods 0.000 abstract description 15
- 239000012535 impurity Substances 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 description 13
- 239000010408 film Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 101100069231 Caenorhabditis elegans gkow-1 gene Proteins 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Junction Field-Effect Transistors (AREA)
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、スイッチング装置の受光部として用いられ
る半導体装置に関する。
る半導体装置に関する。
スイッチング素子としてＭＯＳＦＥＴ （以下ＭｏＳと
略す。）を用いたスイッチング装置において、スイッチ
ング時間は、ＭＯＳの出力端子に入る負荷容量の充放電
時間でほぼ決まる。このようなスイッチング装置におい
て、発光素子と受光素子を組み合わせたフォト・カプラ
の働きでＭＯＳを駆動させる回路は、たとえば、第１図
のようである。発光ダイオード１に電流を流して発光さ
せ、その光をフォト・ダイオード２が受光して電流に変
え、スイッチング用ＭＯ３４をオン状態にする。電流が
遮断されると、ＭＯＳ４のゲートに蓄積された電荷の放
電が、フォト・ダイオード２および抵抗３を通じて行わ
れる。このとき、フォト・ダイオードは、光遮断時は著
しく高抵抗であるので、これからのみの放電ではターン
オフ時間が長びくが、抵抗３からも放電が行われるので
、ターンオフ時間が短くなることが期待される。しかし
、反面、光照射時には、この抵抗３を通ってＭｏＳ２に
蓄電されるので、抵抗３は、ターンオン時間を長くする
原因になっていた。
略す。）を用いたスイッチング装置において、スイッチ
ング時間は、ＭＯＳの出力端子に入る負荷容量の充放電
時間でほぼ決まる。このようなスイッチング装置におい
て、発光素子と受光素子を組み合わせたフォト・カプラ
の働きでＭＯＳを駆動させる回路は、たとえば、第１図
のようである。発光ダイオード１に電流を流して発光さ
せ、その光をフォト・ダイオード２が受光して電流に変
え、スイッチング用ＭＯ３４をオン状態にする。電流が
遮断されると、ＭＯＳ４のゲートに蓄積された電荷の放
電が、フォト・ダイオード２および抵抗３を通じて行わ
れる。このとき、フォト・ダイオードは、光遮断時は著
しく高抵抗であるので、これからのみの放電ではターン
オフ時間が長びくが、抵抗３からも放電が行われるので
、ターンオフ時間が短くなることが期待される。しかし
、反面、光照射時には、この抵抗３を通ってＭｏＳ２に
蓄電されるので、抵抗３は、ターンオン時間を長くする
原因になっていた。
この発明は、スイッチング時間が短く、特性のよいスイ
ッチング装置を提供することを目的とする。
ッチング装置を提供することを目的とする。
上記の目的を達成するために、この発明は、スイッチン
グ素子のゲート・ソース間にフォト・ダイオードが挿入
され、第１のフォト・ダイオードと並列にノーマリィ・
オンのトランジスタが設けられるとともに、そのゲット
・ソース間に、第２のフォト・ダイオードと放電用抵抗
が並列に設けられてなり、スイッチング装置の受光部と
なる半導体装置であって、前記フォト・ダイ芽−ド、ノ
ーマリィ・オンのトランジスタおよび放電用抵抗が、絶
縁層分離によって造られた複数個の分離島を持つ一つの
ＤＩ基板上につくられていることを特徴とする半導体装
置をその要旨とする。
グ素子のゲート・ソース間にフォト・ダイオードが挿入
され、第１のフォト・ダイオードと並列にノーマリィ・
オンのトランジスタが設けられるとともに、そのゲット
・ソース間に、第２のフォト・ダイオードと放電用抵抗
が並列に設けられてなり、スイッチング装置の受光部と
なる半導体装置であって、前記フォト・ダイ芽−ド、ノ
ーマリィ・オンのトランジスタおよび放電用抵抗が、絶
縁層分離によって造られた複数個の分離島を持つ一つの
ＤＩ基板上につくられていることを特徴とする半導体装
置をその要旨とする。
つまり、この発明では、放電回路を、抵抗のみで構成す
るかわりに、光照射時には開放状態、光が遮断されれば
短絡状態（低抵抗状Ｂ）となるような回路に構成するよ
うにしてい′るのである。
るかわりに、光照射時には開放状態、光が遮断されれば
短絡状態（低抵抗状Ｂ）となるような回路に構成するよ
うにしてい′るのである。
つぎに、この発明を、その実施例をあられす図面に基づ
いて説明する。
いて説明する。
第２図は、スイッチング用ＭＯ３４の放電用回路として
フォト・ダイオード５．抵抗３．ノーマリィ・オンの接
合型ＦＥＴ（以下、ＪＦＥＴと略す。）６を使ったもの
である。この回路では、発光ダイオード１に電流を流し
て発光させ、その光をフォト・ダイオード２，５が受光
して電流にかえる。ＪＦＥＴ６は、常はオン状態になっ
ているが、光がフォト・ダイオード２．５に照射された
ときには、そのゲート・ソース間に電位差が生じるため
、オフ状態になり、その状態でスイッチング用ＭＯ３４
の蓄電が始まる。つまり、このような回路を放電用に用
いれば、光照射時にはこの回路は開放状態、光遮断時に
は短絡状態となるので、スイッチング速度を早めること
（ターンオン時間を短くすること）ができる。また、光
照射が十分でない場合に、ＭＯ３４がオンでもオフでも
ない状態になるのを防ぐこともできる。
フォト・ダイオード５．抵抗３．ノーマリィ・オンの接
合型ＦＥＴ（以下、ＪＦＥＴと略す。）６を使ったもの
である。この回路では、発光ダイオード１に電流を流し
て発光させ、その光をフォト・ダイオード２，５が受光
して電流にかえる。ＪＦＥＴ６は、常はオン状態になっ
ているが、光がフォト・ダイオード２．５に照射された
ときには、そのゲート・ソース間に電位差が生じるため
、オフ状態になり、その状態でスイッチング用ＭＯ３４
の蓄電が始まる。つまり、このような回路を放電用に用
いれば、光照射時にはこの回路は開放状態、光遮断時に
は短絡状態となるので、スイッチング速度を早めること
（ターンオン時間を短くすること）ができる。また、光
照射が十分でない場合に、ＭＯ３４がオンでもオフでも
ない状態になるのを防ぐこともできる。
しかも、この回路構成によれば、ＤＩ基板を用いて、ダ
イオード、抵抗、ＪＦＥＴをワンチップ化することがで
き、しかも、これらを同時に実装することもできるので
、実装をも簡単にすることができる。
イオード、抵抗、ＪＦＥＴをワンチップ化することがで
き、しかも、これらを同時に実装することもできるので
、実装をも簡単にすることができる。
第３図〜第７図は、ＤＩ基板に、フォト・ダイオード、
ＪＦＥＴおよび抵抗を同時に製造する工程の一例を示す
ものである。
ＪＦＥＴおよび抵抗を同時に製造する工程の一例を示す
ものである。
第３図にみるように、支持体たるポリシリコン層１０内
に、絶縁膜（誘電体膜Ｓｔｏｗ）１１で絶縁された２個
のＰ型のシリコン単結晶の半導体分離島１２ａ、１２ｂ
ををするＤＩ基板が用いられる。この方法では、つぎに
みるようにして、分離島１２ａにＪＦＥＴが作られ、分
離島１２ｂに抵抗が同時形成される。まず、この分離島
上のみに選択エピタキシャル成長を行ってＮ層を形成し
く第４図）、さらに、Ｐ型不純物拡散（ＤＰ拡散）を分
離島に達するまで行ってＰ型分離層１４・・・で、選択
エピタキシャル層よりＮ型層１３ａ、１３ｂを分離する
（第５図）。つぎに、Ｎ型層１３ａ、１３ｂ内に、ＳＰ
拡散でＰ型不純物を拡散し、Ｐ型層１５ａ、１５ｂを作
り、Ｐ型層１５ｂは抵抗として利用する。さらに、ＳＮ
拡散によって、分離島１２ａ上のＮ型層１３ａのみにＮ
゛型層１６．１６”を形成する（第７図）。Ｎ“型層１
６．１６”は電極のコンタクトをよくするもので、ここ
からソース電極とドレイン電極を取り出す。つぎに、ウ
ェーハ全面にアルミニウム等の金属導体で薄膜を付着さ
せ、不要の部分を除き、パッシベーション膜を形成すれ
ば、この発明の半導体装置が、完成する。
に、絶縁膜（誘電体膜Ｓｔｏｗ）１１で絶縁された２個
のＰ型のシリコン単結晶の半導体分離島１２ａ、１２ｂ
ををするＤＩ基板が用いられる。この方法では、つぎに
みるようにして、分離島１２ａにＪＦＥＴが作られ、分
離島１２ｂに抵抗が同時形成される。まず、この分離島
上のみに選択エピタキシャル成長を行ってＮ層を形成し
く第４図）、さらに、Ｐ型不純物拡散（ＤＰ拡散）を分
離島に達するまで行ってＰ型分離層１４・・・で、選択
エピタキシャル層よりＮ型層１３ａ、１３ｂを分離する
（第５図）。つぎに、Ｎ型層１３ａ、１３ｂ内に、ＳＰ
拡散でＰ型不純物を拡散し、Ｐ型層１５ａ、１５ｂを作
り、Ｐ型層１５ｂは抵抗として利用する。さらに、ＳＮ
拡散によって、分離島１２ａ上のＮ型層１３ａのみにＮ
゛型層１６．１６”を形成する（第７図）。Ｎ“型層１
６．１６”は電極のコンタクトをよくするもので、ここ
からソース電極とドレイン電極を取り出す。つぎに、ウ
ェーハ全面にアルミニウム等の金属導体で薄膜を付着さ
せ、不要の部分を除き、パッシベーション膜を形成すれ
ば、この発明の半導体装置が、完成する。
上にみたように、この方法によれば、ダイオードの製造
も同一基板の異なる分離島にＪＦＥＴ製作のプロセスで
できるので、非常に簡単に３種類の素子を同一基板上に
得ることができる。
も同一基板の異なる分離島にＪＦＥＴ製作のプロセスで
できるので、非常に簡単に３種類の素子を同一基板上に
得ることができる。
ところで、Ｐ型層１５ｂの拡散はっぎのように行う。抵
抗はゲートを形成する拡散と共用されることが多いので
、抵抗値を決定するもののうち、不純物濃度や拡散源さ
などは、ゲート拡散の設計で決められる。そこで、この
発明の半導体装置のように高い値の抵抗が要求される場
合は、長さの長い、幅の狭いパターンで拡散を行う。つ
まり、Ｐ型拡散層１５ｂは第８図にみるような形でＮ型
層１３ｂの中に形成される。また、その部分的側断面は
第９図のごと（で、Ｐ型拡散層１５ｂの形成により、エ
ピタキシャル成長層（Ｎ型層）１３ｂの厚みが減少する
ため、電流の流れる断面積（Ｓ）は、零バイアス空乏層
で挟まれた、図中、破線斜線で示す領域のごとくになり
、これにより抵抗が構成される。この方法では、このよ
うにして電流の通る断面積（Ｓ）を小さくすることがで
きるので、微細な選択エピタキシャル成長を施さなくと
も、容易に高抵抗を得ることができる。
抗はゲートを形成する拡散と共用されることが多いので
、抵抗値を決定するもののうち、不純物濃度や拡散源さ
などは、ゲート拡散の設計で決められる。そこで、この
発明の半導体装置のように高い値の抵抗が要求される場
合は、長さの長い、幅の狭いパターンで拡散を行う。つ
まり、Ｐ型拡散層１５ｂは第８図にみるような形でＮ型
層１３ｂの中に形成される。また、その部分的側断面は
第９図のごと（で、Ｐ型拡散層１５ｂの形成により、エ
ピタキシャル成長層（Ｎ型層）１３ｂの厚みが減少する
ため、電流の流れる断面積（Ｓ）は、零バイアス空乏層
で挟まれた、図中、破線斜線で示す領域のごとくになり
、これにより抵抗が構成される。この方法では、このよ
うにして電流の通る断面積（Ｓ）を小さくすることがで
きるので、微細な選択エピタキシャル成長を施さなくと
も、容易に高抵抗を得ることができる。
半導体としては、シリコン、ゲルマニウム等の単体のほ
か、ガリウムひ素、インジウム燐等の化合物が使用でき
る。
か、ガリウムひ素、インジウム燐等の化合物が使用でき
る。
この発明にかかる半導体装置は、以上のように構成され
ているので、スイッチング特性のよい半導体装置が得ら
れ、しかも、製造にあっては、その素子であるフォト・
ダイオード゛、ノーマリィ・オンのトランジスタおよび
放電用抵抗が同一基板上に同時形成されるようになって
いるので、実装が簡便になる。
ているので、スイッチング特性のよい半導体装置が得ら
れ、しかも、製造にあっては、その素子であるフォト・
ダイオード゛、ノーマリィ・オンのトランジスタおよび
放電用抵抗が同一基板上に同時形成されるようになって
いるので、実装が簡便になる。
第１図は従来例の回路図、第２図はこの発明にかかる半
導体装置の回路図、第３図ないし第７図はこの発明にか
かる半導体装置の製造工程説明図、第８図は抵抗部分の
平面図、第９図はその部分的断面図である。 ２．５・・・フォト・ダイオード ３・・・抵抗 ４・
・・スイッチング用Ｍ゛Ｏ３６・・・ノーマリィ・オン
のＪＦＥＴ １０・・・支持体 １１・・・絶縁膜
１２ａ、１２ｂ−・・分離島 １３ ａ、 １３ ｂ
−Ｎ型層 １４・・・分離層 １５ ａ、 １５ ｂ
−Ｐ型層 １６．１６′・・・Ｎ型層 代理人 弁理士 松 本 武 彦 第１図 第２図 ム 第３図 第４図 第５図 第６図 手続補正書（自発 昭和６０年 ８月１０日 昭和６０刷翁鴨藻０６１５４０号 ３゜補正をする者 事件との関係 特許出願人 柱 所 大阪府門真市大字門真１０４８番地
名 称（５８３）松下電工株式会社 代表者 （（Ｊ１ｍ役藤井貞夫 ４゜代理人 ６、補正の対象 （１）明細書の発明の名称の欄 （２） 明細書の特許請求の範囲の欄（３）明細書の
発明の詳細な説明の欄 （４）明細書の図面の簡単な説明の欄 （５）図面 ７、補正の内容 （１） 明細書の全文を別紙のとおりに訂正する。 （２）第４図ないし第８図を削除し、別紙第４図ないし
第８図を追加する。 〔補正後の明細書全文〕 明 細 書 １、発明の名称 半導体装置の製法 ２、特許請求の範囲 ３、発明の詳細な説明 〔技術分野〕 この発明は、スイッチング装置の受光部として用いられ
る半導体装置の製法に関する。 〔背景技術〕 スイッチング素子としてＭＯＳＦＥＴ （以下ＭＯ８と
略す。）を用いたスイッチング装置において、スイッチ
ング時間は、ＭＯＳの出力端子に入る負荷容量の充放電
時間でほぼ決まる。このようなスイッチング装置におい
て、発光素子と受光素子を組み合わせたフォト・カプラ
の働きでＭＯＳを駆動させる回路は、たとえば、第１図
のようである。発光ダイオード１に電流を流して発光さ
せ、その光をフォト・ダイオード２が受光して起電力を
発生し、スイッチング用ＭＯＳ４をオンｔａにする。電
流が遮断されると、ＭＯＳ４のゲートに蓄積された電荷
の放電が、フォト・ダイオード２および抵抗３を通じて
行われる。このとき、フォト・ダイオードは、光遮断時
は著しく高抵抗であるので、これからのみの放電ではタ
ーンオフ時間が長びくが、抵抗３からの放電を行い、タ
ーンオフ時間を短くすることが期待される。しかし、反
面、光照射時には、フォト・ダイオード２の起電力がこ
の抵抗３を通って放電（ショート）されるので、抵抗３
は、ターンオン時間を長くする原因となっていた。 そこで、放電回路は、抵抗のみで構成するかわりに、光
照射時には開放状態、光が遮断されれば短絡状態（低抵
抗状態）となるような回路が考え出された。その回路を
第２図に示す。これは、スイッチング用ＭＯ３４の放電
用回路としてフォト・ダイオード５．抵抗３．ノーマリ
ィ・オンの接合型ＦＥＴ（以下、ＪＦＥＴと略す。）６
を使ったものである。この回路では、発光ダイオード１
に電流を流して発光させ、その光をフォト・ダイオード
２，５が受光して起電力にかえる。ＪＦＥＴ６は、常に
オン状態になっているが、光がフォト・ダイオード２．
５に照射されたときには、そのゲート・ソース間に電位
差が生じるため、オフ状態になり、その状態でスイッチ
ング用ＭＯＳ４の蓄電が始まる。つまり、このような回
路を放電用に用いれば、光照射時にはこの回路は開放状
態、光遮断時には短絡状態となるので、スイッチング速
度を早めること（ターンオン時間を短くすること）がで
きる。また、光照射が十分でない場合に、ＭＯＳ４がオ
ンでもオフでもない状態になるのを防ぐこともできる。 しかも、この回路構成によれば、ＤＩ基板を用いて、ダ
イオード、抵抗、ＪＦＥＴをワンチップ化することがで
き、また、これらを同時に実装することもできるので、
実装をも簡単にすることができる。 しかし、このような回路構成における抵抗は、大きな値
のものが必要であるので、微細なパターンを使わなけれ
ばならず、製作が困難であった。 〔発明の目的〕 この発明は、スイッチング時間が短く、特性のよいスイ
ッチング装置を同一基板上に簡単につ（ることができる
半導体装置の製法を提供することを目的とする。 〔発明の開示〕 上記の目的を達成するために、この発明は、スフ イツ
チング素子のゲート・ソース間にフォト・ダイオードが
挿入され、第１のフォト・ダイオード ・と並列にノー
マリィ・オンのＦＥＴトランジスタが設けられるととも
に、そのゲート・ソース間に、第２のフォト・ダイオー
ドと抵抗が並列に設けられてなり、スイッチング装置の
受光部となる半導体装置の製法であって、前記フォト・
ダイオード、ノーマリィ・オンのＦＥＴｌ−ランジスク
および抵抗が、選択エピタキシャル成長と拡散によって
ＤＩ基板上に同時につくられることを特徴とする半導体
装置の製法をその要旨とする。 つぎに、この発明を、その実施例をあられす図面に基づ
いて説明する。 第３図〜第７図は、ＤＩ基板に、フォト・ダイオード、
ＪＦＥＴおよび抵抗を同時に製造する工程のうち、ＪＦ
ＥＴと抵抗の部分を示すものである。 第３図にみるように、支持体たるポリシリコン層１０内
に、絶縁膜（誘電体膜５ｉＯｚ）１１で絶縁された２個
のＰ型のシリコン単結晶の半導体分離島１２ａ、１２ｂ
を存するＤＩ基板が用いられる。この方法では、つぎに
みるようにして、分離島１２ａにオープンゲートのＪＦ
ＥＴが作られ、分離島ｉ２ｂに抵抗が同時形成される。 まず、分離島上の所望の部分を残し、あとは絶縁膜で覆
い、選択エピタキシャル成長を行う。分離島１２ａ、１
２ｂ上にはＮ型のエピタキシャル層１３ａ、１３ｂが、
選択エピタキシャル成長においてその選択比が十分でな
い場合は、絶縁膜１１上にはポリシリコンが成長するの
で、ポジシリコンはエツチング除去する（第４図）。さ
らに、Ｐ型不純物拡散（ＤＰ拡散： Ｄｅｅｐ Ｐ）を
Ｎ型層１３２表面より分離島１２ａに達するまで行い、
バックゲートとのコンタクトをとる（第５図）。このと
き、分離島ＬＺｂ上は全面をマスクで覆っておく。つぎ
に、Ｎ型層１３ａ、 １３ｂにＳＰ拡散（Ｓｈａｌｌ
。 ｗ Ｐ）でＰ型不純物を拡散し、Ｐ型層１．５ａ、１５
ｂを作り、Ｐ型層１５ａはＪＦＥＴのゲートとして、Ｐ
型層１５ｂはピンチ抵抗として機能させる（第６図）。 さらに、ＳＮ拡散（Ｓｈａｌｌｏｗ Ｎ ）によって、
Ｎ型層１３ａ、１３ｂ内に、Ｎ＋型層１６．１６′を形
成する（第７図）°。Ｎ＋型層１６．１６′は電極のコ
ンタクトをよくするためのもので、ここから各電極を取
り出す。１６はソース電極およびドレイン電極となる。 つぎに、ウェーハ全面にアルミニウム等の金属導体で薄
膜を付着させ、不要の部分を除き、配線を形成し、パッ
シベーション膜を形成し、ＪＦＥＴ部、抵抗部に遮光用
のアルミニウム膜を形成すれば、半導体装置が完成する
。 上にみたように、この方法によれば、ダイオードの製造
も同一基板の異なる分離島にＪＦＥＴ製作のプロセスで
できるので、非常に簡単に３種類の素子を同一基板上に
得ることができる。 ところで、従来、抵抗はゲートを形成する拡散と共用さ
れることが多いので、抵抗値を決定するもののうち、不
純物濃度や拡散深さなどは、ゲート拡散の設計で決めら
れていた。そして、高い値の抵抗が要求される場合は、
長さの長い、幅の狭いパターンで拡散を行っていた。し
かし、この半導体装置の製法では、Ｎ型層１３ｂ自体が
第８図にみるような形で形成され、その上にＰ型層１５
ｂの拡散を行う。つまり、第８図Ａ−Ａ ′面は第９図
のごとくで、Ｐ型拡散層１５ｂの形成により、エピタキ
シャル成長層（Ｎ型層）１３ｂの厚みが減少するため、
電流の流れる断面積（Ｓ）は、零バイアス空乏層で挟ま
れた、図中、破線斜線で示す領域のごと（になり、これ
により抵抗が構成される。この方法では、このようにし
て電流の通る断面積（Ｓ）を小さくすることができるの
で、微細な選択エピタキシャル成長を施さなくとも、容
易に高抵抗を得ることができる。 半導体としては、シリコン、ゲルマニウム等の単体のほ
か、ガリウムひ素、イジウム燐等の化合物が使用できる
。 〔発明の効果〕 この発明にかかる半導体装置の製法は、以上にみるよう
に半導体の各素子が、選択エピタキシャル成長によって
同時につくられるので、その素子であるフォト・ダイオ
ード、ノーマリィ・オンのトランジスタおよび放電用抵
抗が同一基板上に同時形成されるようになり、実装が簡
単になる。また、微細な選択エピタキシャル成長を施さ
なくとも、小さい面積で容易に高抵抗の素子をつくるこ
とができる。また、得られた半導体装置は、スイッチン
グ特性のよいもので、入力側に十分の輝度が与えられて
いない場合に、ＭＯＳがＯＮ−〇ＦＦの中間状態となる
ことがない。 ４、図面の簡単な説明 第１図は従来例の回路図、第２図はこの発明にかかる半
導体装置の製法で得られる半導体装置の回路図、第３図
ないし第７図はこの発明にかかる半導体装置の製法の工
程説明図、第８図は抵抗部分の平面図、第９図はその部
分的断面図である。 １０・・・支持体 １１・・・絶縁膜 １２ａ、１２ｂ
・・・分離島 １３ａ、１３ｂ・・・Ｎ型層 １４・・
・分離層 １５ ａ、 １５ ｂ−Ｐ型層 １６．
１６ ′−Ｎ゛型層 代理人 弁理士 松 木 武 彦 第４図 第５図 第６図 第７図 第８図
導体装置の回路図、第３図ないし第７図はこの発明にか
かる半導体装置の製造工程説明図、第８図は抵抗部分の
平面図、第９図はその部分的断面図である。 ２．５・・・フォト・ダイオード ３・・・抵抗 ４・
・・スイッチング用Ｍ゛Ｏ３６・・・ノーマリィ・オン
のＪＦＥＴ １０・・・支持体 １１・・・絶縁膜
１２ａ、１２ｂ−・・分離島 １３ ａ、 １３ ｂ
−Ｎ型層 １４・・・分離層 １５ ａ、 １５ ｂ
−Ｐ型層 １６．１６′・・・Ｎ型層 代理人 弁理士 松 本 武 彦 第１図 第２図 ム 第３図 第４図 第５図 第６図 手続補正書（自発 昭和６０年 ８月１０日 昭和６０刷翁鴨藻０６１５４０号 ３゜補正をする者 事件との関係 特許出願人 柱 所 大阪府門真市大字門真１０４８番地
名 称（５８３）松下電工株式会社 代表者 （（Ｊ１ｍ役藤井貞夫 ４゜代理人 ６、補正の対象 （１）明細書の発明の名称の欄 （２） 明細書の特許請求の範囲の欄（３）明細書の
発明の詳細な説明の欄 （４）明細書の図面の簡単な説明の欄 （５）図面 ７、補正の内容 （１） 明細書の全文を別紙のとおりに訂正する。 （２）第４図ないし第８図を削除し、別紙第４図ないし
第８図を追加する。 〔補正後の明細書全文〕 明 細 書 １、発明の名称 半導体装置の製法 ２、特許請求の範囲 ３、発明の詳細な説明 〔技術分野〕 この発明は、スイッチング装置の受光部として用いられ
る半導体装置の製法に関する。 〔背景技術〕 スイッチング素子としてＭＯＳＦＥＴ （以下ＭＯ８と
略す。）を用いたスイッチング装置において、スイッチ
ング時間は、ＭＯＳの出力端子に入る負荷容量の充放電
時間でほぼ決まる。このようなスイッチング装置におい
て、発光素子と受光素子を組み合わせたフォト・カプラ
の働きでＭＯＳを駆動させる回路は、たとえば、第１図
のようである。発光ダイオード１に電流を流して発光さ
せ、その光をフォト・ダイオード２が受光して起電力を
発生し、スイッチング用ＭＯＳ４をオンｔａにする。電
流が遮断されると、ＭＯＳ４のゲートに蓄積された電荷
の放電が、フォト・ダイオード２および抵抗３を通じて
行われる。このとき、フォト・ダイオードは、光遮断時
は著しく高抵抗であるので、これからのみの放電ではタ
ーンオフ時間が長びくが、抵抗３からの放電を行い、タ
ーンオフ時間を短くすることが期待される。しかし、反
面、光照射時には、フォト・ダイオード２の起電力がこ
の抵抗３を通って放電（ショート）されるので、抵抗３
は、ターンオン時間を長くする原因となっていた。 そこで、放電回路は、抵抗のみで構成するかわりに、光
照射時には開放状態、光が遮断されれば短絡状態（低抵
抗状態）となるような回路が考え出された。その回路を
第２図に示す。これは、スイッチング用ＭＯ３４の放電
用回路としてフォト・ダイオード５．抵抗３．ノーマリ
ィ・オンの接合型ＦＥＴ（以下、ＪＦＥＴと略す。）６
を使ったものである。この回路では、発光ダイオード１
に電流を流して発光させ、その光をフォト・ダイオード
２，５が受光して起電力にかえる。ＪＦＥＴ６は、常に
オン状態になっているが、光がフォト・ダイオード２．
５に照射されたときには、そのゲート・ソース間に電位
差が生じるため、オフ状態になり、その状態でスイッチ
ング用ＭＯＳ４の蓄電が始まる。つまり、このような回
路を放電用に用いれば、光照射時にはこの回路は開放状
態、光遮断時には短絡状態となるので、スイッチング速
度を早めること（ターンオン時間を短くすること）がで
きる。また、光照射が十分でない場合に、ＭＯＳ４がオ
ンでもオフでもない状態になるのを防ぐこともできる。 しかも、この回路構成によれば、ＤＩ基板を用いて、ダ
イオード、抵抗、ＪＦＥＴをワンチップ化することがで
き、また、これらを同時に実装することもできるので、
実装をも簡単にすることができる。 しかし、このような回路構成における抵抗は、大きな値
のものが必要であるので、微細なパターンを使わなけれ
ばならず、製作が困難であった。 〔発明の目的〕 この発明は、スイッチング時間が短く、特性のよいスイ
ッチング装置を同一基板上に簡単につ（ることができる
半導体装置の製法を提供することを目的とする。 〔発明の開示〕 上記の目的を達成するために、この発明は、スフ イツ
チング素子のゲート・ソース間にフォト・ダイオードが
挿入され、第１のフォト・ダイオード ・と並列にノー
マリィ・オンのＦＥＴトランジスタが設けられるととも
に、そのゲート・ソース間に、第２のフォト・ダイオー
ドと抵抗が並列に設けられてなり、スイッチング装置の
受光部となる半導体装置の製法であって、前記フォト・
ダイオード、ノーマリィ・オンのＦＥＴｌ−ランジスク
および抵抗が、選択エピタキシャル成長と拡散によって
ＤＩ基板上に同時につくられることを特徴とする半導体
装置の製法をその要旨とする。 つぎに、この発明を、その実施例をあられす図面に基づ
いて説明する。 第３図〜第７図は、ＤＩ基板に、フォト・ダイオード、
ＪＦＥＴおよび抵抗を同時に製造する工程のうち、ＪＦ
ＥＴと抵抗の部分を示すものである。 第３図にみるように、支持体たるポリシリコン層１０内
に、絶縁膜（誘電体膜５ｉＯｚ）１１で絶縁された２個
のＰ型のシリコン単結晶の半導体分離島１２ａ、１２ｂ
を存するＤＩ基板が用いられる。この方法では、つぎに
みるようにして、分離島１２ａにオープンゲートのＪＦ
ＥＴが作られ、分離島ｉ２ｂに抵抗が同時形成される。 まず、分離島上の所望の部分を残し、あとは絶縁膜で覆
い、選択エピタキシャル成長を行う。分離島１２ａ、１
２ｂ上にはＮ型のエピタキシャル層１３ａ、１３ｂが、
選択エピタキシャル成長においてその選択比が十分でな
い場合は、絶縁膜１１上にはポリシリコンが成長するの
で、ポジシリコンはエツチング除去する（第４図）。さ
らに、Ｐ型不純物拡散（ＤＰ拡散： Ｄｅｅｐ Ｐ）を
Ｎ型層１３２表面より分離島１２ａに達するまで行い、
バックゲートとのコンタクトをとる（第５図）。このと
き、分離島ＬＺｂ上は全面をマスクで覆っておく。つぎ
に、Ｎ型層１３ａ、 １３ｂにＳＰ拡散（Ｓｈａｌｌ
。 ｗ Ｐ）でＰ型不純物を拡散し、Ｐ型層１．５ａ、１５
ｂを作り、Ｐ型層１５ａはＪＦＥＴのゲートとして、Ｐ
型層１５ｂはピンチ抵抗として機能させる（第６図）。 さらに、ＳＮ拡散（Ｓｈａｌｌｏｗ Ｎ ）によって、
Ｎ型層１３ａ、１３ｂ内に、Ｎ＋型層１６．１６′を形
成する（第７図）°。Ｎ＋型層１６．１６′は電極のコ
ンタクトをよくするためのもので、ここから各電極を取
り出す。１６はソース電極およびドレイン電極となる。 つぎに、ウェーハ全面にアルミニウム等の金属導体で薄
膜を付着させ、不要の部分を除き、配線を形成し、パッ
シベーション膜を形成し、ＪＦＥＴ部、抵抗部に遮光用
のアルミニウム膜を形成すれば、半導体装置が完成する
。 上にみたように、この方法によれば、ダイオードの製造
も同一基板の異なる分離島にＪＦＥＴ製作のプロセスで
できるので、非常に簡単に３種類の素子を同一基板上に
得ることができる。 ところで、従来、抵抗はゲートを形成する拡散と共用さ
れることが多いので、抵抗値を決定するもののうち、不
純物濃度や拡散深さなどは、ゲート拡散の設計で決めら
れていた。そして、高い値の抵抗が要求される場合は、
長さの長い、幅の狭いパターンで拡散を行っていた。し
かし、この半導体装置の製法では、Ｎ型層１３ｂ自体が
第８図にみるような形で形成され、その上にＰ型層１５
ｂの拡散を行う。つまり、第８図Ａ−Ａ ′面は第９図
のごとくで、Ｐ型拡散層１５ｂの形成により、エピタキ
シャル成長層（Ｎ型層）１３ｂの厚みが減少するため、
電流の流れる断面積（Ｓ）は、零バイアス空乏層で挟ま
れた、図中、破線斜線で示す領域のごと（になり、これ
により抵抗が構成される。この方法では、このようにし
て電流の通る断面積（Ｓ）を小さくすることができるの
で、微細な選択エピタキシャル成長を施さなくとも、容
易に高抵抗を得ることができる。 半導体としては、シリコン、ゲルマニウム等の単体のほ
か、ガリウムひ素、イジウム燐等の化合物が使用できる
。 〔発明の効果〕 この発明にかかる半導体装置の製法は、以上にみるよう
に半導体の各素子が、選択エピタキシャル成長によって
同時につくられるので、その素子であるフォト・ダイオ
ード、ノーマリィ・オンのトランジスタおよび放電用抵
抗が同一基板上に同時形成されるようになり、実装が簡
単になる。また、微細な選択エピタキシャル成長を施さ
なくとも、小さい面積で容易に高抵抗の素子をつくるこ
とができる。また、得られた半導体装置は、スイッチン
グ特性のよいもので、入力側に十分の輝度が与えられて
いない場合に、ＭＯＳがＯＮ−〇ＦＦの中間状態となる
ことがない。 ４、図面の簡単な説明 第１図は従来例の回路図、第２図はこの発明にかかる半
導体装置の製法で得られる半導体装置の回路図、第３図
ないし第７図はこの発明にかかる半導体装置の製法の工
程説明図、第８図は抵抗部分の平面図、第９図はその部
分的断面図である。 １０・・・支持体 １１・・・絶縁膜 １２ａ、１２ｂ
・・・分離島 １３ａ、１３ｂ・・・Ｎ型層 １４・・
・分離層 １５ ａ、 １５ ｂ−Ｐ型層 １６．
１６ ′−Ｎ゛型層 代理人 弁理士 松 木 武 彦 第４図 第５図 第６図 第７図 第８図
Claims (1)
- （１）スイッチング素子のゲート・ソース間にフォト・
ダイオードが挿入され、第１のフォト・ダイオードと並
列にノーマリィ・オンのトランジスタが設けられるとと
もに、そのゲート・ソース間に、第２のフォト・ダイオ
ードと放電用抵抗が並列に設けられてなり、スイッチン
グ装置の受光部となる半導体装置であって、前記フォト
・ダイオード、ノーマリィ・オンのトランジスタおよび
放電用抵抗が、絶縁層分離によって造られた複数個の分
離島を持つ一つのＤＩ基板上につくられていることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061540A JPS61219184A (ja) | 1985-03-25 | 1985-03-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061540A JPS61219184A (ja) | 1985-03-25 | 1985-03-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61219184A true JPS61219184A (ja) | 1986-09-29 |
Family
ID=13174042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60061540A Pending JPS61219184A (ja) | 1985-03-25 | 1985-03-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61219184A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02222582A (ja) * | 1989-02-23 | 1990-09-05 | Agency Of Ind Science & Technol | 半導体装置 |
| US7829837B2 (en) | 2002-08-23 | 2010-11-09 | Aptina Imaging Corporation | Low dark current pixel with a guard drive active photodiode |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107633A (en) * | 1980-09-12 | 1982-07-05 | Setaajiei Corp | Solid state switching device |
-
1985
- 1985-03-25 JP JP60061540A patent/JPS61219184A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107633A (en) * | 1980-09-12 | 1982-07-05 | Setaajiei Corp | Solid state switching device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02222582A (ja) * | 1989-02-23 | 1990-09-05 | Agency Of Ind Science & Technol | 半導体装置 |
| US7829837B2 (en) | 2002-08-23 | 2010-11-09 | Aptina Imaging Corporation | Low dark current pixel with a guard drive active photodiode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6763703B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH05145076A (ja) | ウエーハ・ボンデイングを利用した縦型電流半導体デバイスおよびその製作方法 | |
| US5027177A (en) | Floating base lateral bipolar phototransistor with field effect gate voltage control | |
| US5654226A (en) | Wafer bonding for power devices | |
| US4884116A (en) | Double diffused mosfet with potential biases | |
| US5059547A (en) | Method of manufacturing double diffused mosfet with potential biases | |
| JPH03155137A (ja) | 半導体デバイス及びその製造方法 | |
| JPS61219184A (ja) | 半導体装置 | |
| JPH0478210B2 (ja) | ||
| JP2802459B2 (ja) | フォト・トライアック | |
| KR100230743B1 (ko) | 바이폴라 트랜지스터 및 그의 제조방법 | |
| US5008724A (en) | Semiconductor device | |
| US5223446A (en) | Semiconductor device with a photodetector switching device grown on a recrystallized monocrystal silicon film | |
| JPS6058633A (ja) | 半導体集積回路装置 | |
| JP2751220B2 (ja) | 半導体装置及びその製造方法 | |
| JPH04365378A (ja) | 半導体集積回路 | |
| JPS6134971A (ja) | 半導体装置 | |
| JPS5845830B2 (ja) | 集積回路とその製法 | |
| JP2021005718A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH0132665B2 (ja) | ||
| JPS6084878A (ja) | 負性抵抗特性をもつ半導体装置およびその製造方法 | |
| JPS61185979A (ja) | 集積型光電変換素子 | |
| JPS6223465B2 (ja) | ||
| JP2022143051A5 (ja) | ||
| JPS6244430B2 (ja) |