JPH02222582A - 半導体装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、光を受けて半導体薄膜で光電変換がなされ
起電力が発生する半導体装置に関する。
起電力が発生する半導体装置に関する。
光を受けて半導体薄膜で光電変換がなされ起電力が発生
する半導体装置として、特願昭６２−２３９１６９号に
記載のものがある。第１０図は、この種の半導体装置を
受光部に使用したスイッチング装置の等価回路をあられ
し、第１１図は、半導体装置を中心とした構成をあられ
す、この場合、半導体装置は、光電変換素子アレイＤＡ
ＩＯとして構成されており、同アレイＤＡＩＯはスイッ
チング素子であるトランジスタＴＩＯのゲート（制御電
極）に接続されている。スイッチング装置は、発光素子
Ｌ１も備えていて、同発光素子Ｌ１の光を光電変換素子
アレイＤＡＩＯが受けて起電力を発生し、この起電力に
より、トランジスタＴ１０がスイッチング動作するよう
になっている。
する半導体装置として、特願昭６２−２３９１６９号に
記載のものがある。第１０図は、この種の半導体装置を
受光部に使用したスイッチング装置の等価回路をあられ
し、第１１図は、半導体装置を中心とした構成をあられ
す、この場合、半導体装置は、光電変換素子アレイＤＡ
ＩＯとして構成されており、同アレイＤＡＩＯはスイッ
チング素子であるトランジスタＴＩＯのゲート（制御電
極）に接続されている。スイッチング装置は、発光素子
Ｌ１も備えていて、同発光素子Ｌ１の光を光電変換素子
アレイＤＡＩＯが受けて起電力を発生し、この起電力に
より、トランジスタＴ１０がスイッチング動作するよう
になっている。
このスイッチング装置において、光電変換素子アレイＤ
ＡＩＯが用いられるのは、トランジスタＴ１０が電界効
果型トランジスタ（以下、適宜「ＦＥＴＪという）等の
電圧制御素子であるため、ＦＥＴを駆動させるために通
常、数個の光電変換素子ＤＩＯを直列に接続しく図中は
３個）ソース・ゲート間のしきい値電圧を越える電圧を
発生させなければならないからである。光電変換素子Ｄ
１０を直列に接続するためには、第１１図に示すように
、光電変換素子ＤＩＯを島状に別々に分離形成しておい
て、各光電変換素子ＤｉＯを導電性薄膜１００，１０１
等で接続するようにする。この装置は、従来用いられて
いる誘電体分離基板（Ｄｉ基板）の各分離島上に、光電
変換素子を形成する場合に比べ、低コストで、実用性の
高い装置が提供できるとともに、スイッチング素子が形
成された半導体基板上に直接、光電変換素子アレイを形
成することができる等多くの利点を有するものである。
ＡＩＯが用いられるのは、トランジスタＴ１０が電界効
果型トランジスタ（以下、適宜「ＦＥＴＪという）等の
電圧制御素子であるため、ＦＥＴを駆動させるために通
常、数個の光電変換素子ＤＩＯを直列に接続しく図中は
３個）ソース・ゲート間のしきい値電圧を越える電圧を
発生させなければならないからである。光電変換素子Ｄ
１０を直列に接続するためには、第１１図に示すように
、光電変換素子ＤＩＯを島状に別々に分離形成しておい
て、各光電変換素子ＤｉＯを導電性薄膜１００，１０１
等で接続するようにする。この装置は、従来用いられて
いる誘電体分離基板（Ｄｉ基板）の各分離島上に、光電
変換素子を形成する場合に比べ、低コストで、実用性の
高い装置が提供できるとともに、スイッチング素子が形
成された半導体基板上に直接、光電変換素子アレイを形
成することができる等多くの利点を有するものである。
しかし、このような多くの利点を有する装置においても
、光（例えば発光素子Ｌｌ）の波長と光電変換素子の感
度の組み合わせの最適化が図られておらず、十分な光電
変換効率が達成されていないのが現状である。
、光（例えば発光素子Ｌｌ）の波長と光電変換素子の感
度の組み合わせの最適化が図られておらず、十分な光電
変換効率が達成されていないのが現状である。
光電変換素子においては、第１３図（ａｌに示すごとく
、入射光の波長λ、光電変換を行う半導体薄膜Ｍの波長
λの光に対する吸収係数α（λ）、膜厚Ｄ、半導体装ｙ
４Ｍのキャリア収集長しとすればＬ＞Ｄ＞１／α （λ
） ・・・（１）（１／α（λ）では光は
（１−１／ｅ）吸収される） の関係が成り立つ場合に、光電変換素子は最も高い変換
効率を示すと考えられる。
、入射光の波長λ、光電変換を行う半導体薄膜Ｍの波長
λの光に対する吸収係数α（λ）、膜厚Ｄ、半導体装ｙ
４Ｍのキャリア収集長しとすればＬ＞Ｄ＞１／α （λ
） ・・・（１）（１／α（λ）では光は
（１−１／ｅ）吸収される） の関係が成り立つ場合に、光電変換素子は最も高い変換
効率を示すと考えられる。
道に、例えば、第１３図（ｂｌに示すように、しく１／
α（λ）＜Ｄ ・・・（２）の場合には、入
射光は半導体薄膜Ｍで完全に吸収されるが、半導体薄膜
Ｍ中で発生したキャリアの一部が途中で消滅し収集され
ず、発電に寄与しない。
α（λ）＜Ｄ ・・・（２）の場合には、入
射光は半導体薄膜Ｍで完全に吸収されるが、半導体薄膜
Ｍ中で発生したキャリアの一部が途中で消滅し収集され
ず、発電に寄与しない。
また、第１３図（０）に示すように、
Ｄ≦Ｌ≦１／α（λ） ・・・（３）の場合
には、半導体薄ＩＩＷＭ中で発生したキャリアは完全に
収集されるが、入射光が半導体薄膜Ｍで完全に吸収され
ずに透過し、入射光の相当部分が発電に寄与できな（な
る。
には、半導体薄ＩＩＷＭ中で発生したキャリアは完全に
収集されるが、入射光が半導体薄膜Ｍで完全に吸収され
ずに透過し、入射光の相当部分が発電に寄与できな（な
る。
ここで、吸収係数α（λ）、キャリア収集長しは、入射
光の波長λ、半導体薄膜の材料により一義的に決まる値
であり、式（１）に示すごとくし〉１／α（λ） の場合には光電変換効率が高く問題ないが、Ｌ≦１／α
（λ） の場合には、式（２１，（３）に示すように、高効率の
光電変換が難しい、以下、より具体的に説明する。
光の波長λ、半導体薄膜の材料により一義的に決まる値
であり、式（１）に示すごとくし〉１／α（λ） の場合には光電変換効率が高く問題ないが、Ｌ≦１／α
（λ） の場合には、式（２１，（３）に示すように、高効率の
光電変換が難しい、以下、より具体的に説明する。
例えば、光電変換を行う半導体薄膜としてアモルファス
シリコンを用いた場合には、高品質の膜で、キャリア収
集長が約１μであり、１／α（λ）−１μとなる光の波
長λが６０００人である。
シリコンを用いた場合には、高品質の膜で、キャリア収
集長が約１μであり、１／α（λ）−１μとなる光の波
長λが６０００人である。
ところが、通常、光電変換素子に光を与える発光素子に
はＬＥＤが用いられているが、この波長領域では発光出
力の大きなＬＥＤはなく、現状では、光の波長λが６６
００人のＬＥＤが使用されている。また、現実的には最
高品質の膜質が得られるとも限らず、さらに光劣化の問
題もあるため、この対策として、膜厚みを余り厚くする
ことができない、実際、この対策として、アモルファス
シリコンの膜厚りが約６００００程度の薄いものが使用
されている（式（３）の状態となっている）。
はＬＥＤが用いられているが、この波長領域では発光出
力の大きなＬＥＤはなく、現状では、光の波長λが６６
００人のＬＥＤが使用されている。また、現実的には最
高品質の膜質が得られるとも限らず、さらに光劣化の問
題もあるため、この対策として、膜厚みを余り厚くする
ことができない、実際、この対策として、アモルファス
シリコンの膜厚りが約６００００程度の薄いものが使用
されている（式（３）の状態となっている）。
このようなことから、変換効率は最適な組み合わせ（式
（１）の状態）に比べ、約１／３程度にしかすぎない。
（１）の状態）に比べ、約１／３程度にしかすぎない。
それだけでなく、第１１図に示すように、各光電変換素
子ＤＩＯを互いに隔てて形成し接続しているため、電力
を発生しない部分Ｓ（以下「デッド・スペース」と言う
）ができてしまう。このデッド・スペースの割合は、特
に、光電変換素子Ｄ１０の数が多くなり、セルサイズが
小さくなるに従い増加し、変換効率がより悪くなってく
る０例えば、第１２図に示すように、９個の光電変換素
子ＤＩＯを接続し、全体のセルサイズＢ ｘ Ｉｌ）が
１鶴×１鶴程度である場合だと、デッド・スペース「Ｓ
」が全体の面積の２０％にまで達する。
子ＤＩＯを互いに隔てて形成し接続しているため、電力
を発生しない部分Ｓ（以下「デッド・スペース」と言う
）ができてしまう。このデッド・スペースの割合は、特
に、光電変換素子Ｄ１０の数が多くなり、セルサイズが
小さくなるに従い増加し、変換効率がより悪くなってく
る０例えば、第１２図に示すように、９個の光電変換素
子ＤＩＯを接続し、全体のセルサイズＢ ｘ Ｉｌ）が
１鶴×１鶴程度である場合だと、デッド・スペース「Ｓ
」が全体の面積の２０％にまで達する。
この発明は、上記事情に鑑み、前記Ｌ≦１／α（λ）の
関係にある光の波長と半導体薄膜材料の組み合わせによ
るものであっても、Ｌ〉１／α（λ）と同様高い変換効
率が得られ、しかも、光の波長と半導体薄膜材料の組み
合わせや設計自由度を大幅に改善することができ、さら
には、前記デッド・スペースによる変換効率の低下が抑
制できる半導体装置を提供することを課題とする。
関係にある光の波長と半導体薄膜材料の組み合わせによ
るものであっても、Ｌ〉１／α（λ）と同様高い変換効
率が得られ、しかも、光の波長と半導体薄膜材料の組み
合わせや設計自由度を大幅に改善することができ、さら
には、前記デッド・スペースによる変換効率の低下が抑
制できる半導体装置を提供することを課題とする。
前記課題を解決するため、請求項１〜ｌＯ記載の半導体
装置は、以下の構成をとっている。
装置は、以下の構成をとっている。
請求項１〜１０記載の発明は、
Ｌ≦１／α（λ）となる波長の光を光電変換する半導＃
−薄膜を有する光電変換素子が複数重ね合わされてなる
構成をとっている。
−薄膜を有する光電変換素子が複数重ね合わされてなる
構成をとっている。
請求項３記載の発明では、重ね合わされた光電変換素子
の数が、１／（α（λ）・Ｌ〕以上となっている。
の数が、１／（α（λ）・Ｌ〕以上となっている。
請求項４記載の発明では、光が入射する側からｍ番目（
１くｍ≦ｎ）の光電変換素子の光電変換を行う半導体薄
膜の膜厚ｔＩＩ＋が、ｔｍ；５Ｌとなるようにしている
。
１くｍ≦ｎ）の光電変換素子の光電変換を行う半導体薄
膜の膜厚ｔＩＩ＋が、ｔｍ；５Ｌとなるようにしている
。
請求項５記載の発明では、重ね合わされた光電変換素子
の各々で吸収される光量がほぼ等しくなっている。
の各々で吸収される光量がほぼ等しくなっている。
請求項６記載の発明では、光が入射する側からｍ番目ま
での光電変換素子の光電変換を行う半導体薄膜の合計膜
厚Ｘａ＋が、はぼ 請求項２記載の発明では、重ね合わされた光電変換素子
の光電変換を行う半導体薄膜の合計膜厚；ｄ１重ね合わ
された光電変換素子の数：ｎとするとき、ｌ、＜ｄ＜ｎ
Ｌ、となる構成をとっているッチング素子である電界効
果型トランジスタの制御電極にその起電力が付勢される
ように接続されていて、スイッチング装置用受光素子と
なってぃる。
での光電変換素子の光電変換を行う半導体薄膜の合計膜
厚Ｘａ＋が、はぼ 請求項２記載の発明では、重ね合わされた光電変換素子
の光電変換を行う半導体薄膜の合計膜厚；ｄ１重ね合わ
された光電変換素子の数：ｎとするとき、ｌ、＜ｄ＜ｎ
Ｌ、となる構成をとっているッチング素子である電界効
果型トランジスタの制御電極にその起電力が付勢される
ように接続されていて、スイッチング装置用受光素子と
なってぃる。
請求項８記載の発明では、光電変換素子は、電界効果型
トランジスタのしきい値電圧以上の出力電圧を起こせる
だけの数で重ね合わされている。
トランジスタのしきい値電圧以上の出力電圧を起こせる
だけの数で重ね合わされている。
請求項９記載の発明では、スイッチング装置が、制御回
路も備えており、この制御回路が形成されている半導体
基板上に半導体装置が積層されている。
路も備えており、この制御回路が形成されている半導体
基板上に半導体装置が積層されている。
請求項１０記載の発明では、スイッチング素子である電
界効果型トランジスタが形成されている半導体基板上に
半導体装置が設けられている。
界効果型トランジスタが形成されている半導体基板上に
半導体装置が設けられている。
なお、本発明でいう制御回路とは、スイッチング素子の
ゲートまたはベース等の制御領域の電荷を受光素子に光
が供給されていないときに放電させる機能を有する回路
である。上記電荷は受光素子からスイッチング素子をオ
ンさせるためスイッチング素子の制御領域へ供給された
ものである場合の他、スイッチング素子の出力領域へ印
加されたパルス電圧により出力領域−制御領域間の浮遊
容量を通して制御領域に充電されるものも含む。
ゲートまたはベース等の制御領域の電荷を受光素子に光
が供給されていないときに放電させる機能を有する回路
である。上記電荷は受光素子からスイッチング素子をオ
ンさせるためスイッチング素子の制御領域へ供給された
ものである場合の他、スイッチング素子の出力領域へ印
加されたパルス電圧により出力領域−制御領域間の浮遊
容量を通して制御領域に充電されるものも含む。
請求項１〜１０記載の半導体装置では、光電変換を行う
半導体薄膜ひとつひとつはＬ≦１／α（λ）であっても
、各半導体薄膜の厚みを薄くすることにより、キャリヤ
収集長しに起因する変換効率の低下を解消させられる。
半導体薄膜ひとつひとつはＬ≦１／α（λ）であっても
、各半導体薄膜の厚みを薄くすることにより、キャリヤ
収集長しに起因する変換効率の低下を解消させられる。
半導体薄膜の厚みが薄くて光が透過しやすくなるが、透
過した光をその下側の半導体薄膜で吸収され光電変換に
寄与するため問題ない。また、厚みの薄い半導体薄膜は
光劣化が少な（信頼性が高い。直列接続のかたちをとる
のに、複数の光電変換素子を厚み方向に積層するだけで
よく、従来必要とされたデッド・スペースの発生を抑制
することができる。さらに、光電変換素子を導電性薄膜
を介さずに直に接続できるため、接続ロスも抑えられる
。
過した光をその下側の半導体薄膜で吸収され光電変換に
寄与するため問題ない。また、厚みの薄い半導体薄膜は
光劣化が少な（信頼性が高い。直列接続のかたちをとる
のに、複数の光電変換素子を厚み方向に積層するだけで
よく、従来必要とされたデッド・スペースの発生を抑制
することができる。さらに、光電変換素子を導電性薄膜
を介さずに直に接続できるため、接続ロスも抑えられる
。
また、各光電変換素子の光電変換を行う半導体薄膜の厚
みがキャリア収集長り以下であったり、重ね合わされた
光電変換素子の光電変換を行う半導体薄膜の合計膜厚；
ｄ、重ね合わされた光電変換素子の数；ｎとするとき、
Ｌ＜ｄ＜ｎＬ、であったり、重ね合わされた光電変換素
子の数が１／〔α（λ）・５３以上であったりすると、
変換効率の高いものとなりやすい。
みがキャリア収集長り以下であったり、重ね合わされた
光電変換素子の光電変換を行う半導体薄膜の合計膜厚；
ｄ、重ね合わされた光電変換素子の数；ｎとするとき、
Ｌ＜ｄ＜ｎＬ、であったり、重ね合わされた光電変換素
子の数が１／〔α（λ）・５３以上であったりすると、
変換効率の高いものとなりやすい。
以下、この発明にかかる半導体装置を、その一実施例を
あられす図面を参照しながら詳しく説明する。
あられす図面を参照しながら詳しく説明する。
第１図は、この発明にかかる半導体装置の第１実施例で
ある受光素子をあられす。
ある受光素子をあられす。
この受光素子１では、ＬＳＩ、／α（λ）の関係にある
半導体薄膜を有する光電変換素子を２層１以上積層する
ことにより構成される（第１図は便宜上３層である）、
光電変換素子は、１／（α（λ）Ｌ）以上の数が積層さ
れることが好ましい。
半導体薄膜を有する光電変換素子を２層１以上積層する
ことにより構成される（第１図は便宜上３層である）、
光電変換素子は、１／（α（λ）Ｌ）以上の数が積層さ
れることが好ましい。
半導体装置１では、まず、絶縁基板２の表面に好ましく
は、Ｎｉ−ＣｒやＡ／等の導電性薄膜２０が形成される
。つぎに、アモルファスシリコン等からなるし≦１／α
（λ）の関係を満たす半導体薄膜を有する光電変換素子
Ｄ１．Ｄｌａ、Ｄｌｂ・・・を積層形成する。すなわち
、第１導電型半導体層（例えば２層）２１、比較的価電
子制御不純物濃度の少ない半導体層（例えば１層、この
発明の光電変換を行う半導体薄膜）２２、および逆導電
型の半導体層（例えばｎ層）２３がこの順序で積層され
第１の光電変換素子Ｄ１が形成される。さらにその上に
、第２の光電変換素子Ｄｌａが、第１の光電変換素子Ｄ
１と同じ積Ｎ順序、つまり、第１導電型半導体Ｊｉｉ２
１ａ、比較的価電子制御不純物濃度の少ない半導体層（
この発明の光電変換を行う半導体薄膜）２２ａ、および
逆導電型半導体Ｎ ２３ ａの順に積層され形成される
。ついで、その上には第３の光電変換素子Ｄｌｂが、や
はり、第１導電型半導体層２１ｂ、比較的価電子制御不
純物濃度の少ない半導体層（この発明の光電変換を行う
半導体薄膜）２２ｂ、および逆導電型半導体層２３ｂの
順に積層され形成される。さらに、続けて、第４の光電
変換素子・・・が形成され、最後に、Ｉｎｇｏｔ等から
なる光透過性の導電膜２４が形成されて、受光素子１が
構成される。なお、第１導電型の半導体層２１，２１ａ
、２１ｂ、・・・、および、逆導電型の半導体層２３．
２３ ａ、 ２３ ｂ・・・は現在問題にしている
波長λの光を吸収する材料である必要はなく、例えば、
アモルファスＳｉＣマイクロクリスタルＳｉで構成され
てもよい。
は、Ｎｉ−ＣｒやＡ／等の導電性薄膜２０が形成される
。つぎに、アモルファスシリコン等からなるし≦１／α
（λ）の関係を満たす半導体薄膜を有する光電変換素子
Ｄ１．Ｄｌａ、Ｄｌｂ・・・を積層形成する。すなわち
、第１導電型半導体層（例えば２層）２１、比較的価電
子制御不純物濃度の少ない半導体層（例えば１層、この
発明の光電変換を行う半導体薄膜）２２、および逆導電
型の半導体層（例えばｎ層）２３がこの順序で積層され
第１の光電変換素子Ｄ１が形成される。さらにその上に
、第２の光電変換素子Ｄｌａが、第１の光電変換素子Ｄ
１と同じ積Ｎ順序、つまり、第１導電型半導体Ｊｉｉ２
１ａ、比較的価電子制御不純物濃度の少ない半導体層（
この発明の光電変換を行う半導体薄膜）２２ａ、および
逆導電型半導体Ｎ ２３ ａの順に積層され形成される
。ついで、その上には第３の光電変換素子Ｄｌｂが、や
はり、第１導電型半導体層２１ｂ、比較的価電子制御不
純物濃度の少ない半導体層（この発明の光電変換を行う
半導体薄膜）２２ｂ、および逆導電型半導体層２３ｂの
順に積層され形成される。さらに、続けて、第４の光電
変換素子・・・が形成され、最後に、Ｉｎｇｏｔ等から
なる光透過性の導電膜２４が形成されて、受光素子１が
構成される。なお、第１導電型の半導体層２１，２１ａ
、２１ｂ、・・・、および、逆導電型の半導体層２３．
２３ ａ、 ２３ ｂ・・・は現在問題にしている
波長λの光を吸収する材料である必要はなく、例えば、
アモルファスＳｉＣマイクロクリスタルＳｉで構成され
てもよい。
また、従来技術で述べたように、スイッチング素子であ
るＰＥＴ等の電圧制御素子を駆動させる場合には、ソー
ス・ゲート間のしきい値電圧を越える電圧を得るために
、複数個の光電変換素子を直列に接続する必要があるけ
れど、従来では、デッド・スペースの割合が増え、変換
効率が下がる要因となる。
るＰＥＴ等の電圧制御素子を駆動させる場合には、ソー
ス・ゲート間のしきい値電圧を越える電圧を得るために
、複数個の光電変換素子を直列に接続する必要があるけ
れど、従来では、デッド・スペースの割合が増え、変換
効率が下がる要因となる。
しかし、受光素子１においては、導電性薄膜２０．２４
間の各光電変換素子が直列に接続されたかたちとなって
いても、第２図にみるように、デッド・スペースが殆ど
ない状態である。デッド・スペースによる変換効率の低
下が防げるのである、第２図と第１２図とを比較すれば
、デッド・スペースの問題が改善されていることがよく
分かる、しかも、従来は光電変換素子間の接続部（第１
１図の薄膜１００と薄膜１０１の接触部分）が露出して
いたが、これも解消されるため、導電性薄膜の電解腐蝕
等の電気化学反応に対しても強（、信頼性が高まる。ま
た、光電変換素子同士の間を導電性薄膜を設けることな
く直に接続でき、接続ロスをなくすることもできる。
間の各光電変換素子が直列に接続されたかたちとなって
いても、第２図にみるように、デッド・スペースが殆ど
ない状態である。デッド・スペースによる変換効率の低
下が防げるのである、第２図と第１２図とを比較すれば
、デッド・スペースの問題が改善されていることがよく
分かる、しかも、従来は光電変換素子間の接続部（第１
１図の薄膜１００と薄膜１０１の接触部分）が露出して
いたが、これも解消されるため、導電性薄膜の電解腐蝕
等の電気化学反応に対しても強（、信頼性が高まる。ま
た、光電変換素子同士の間を導電性薄膜を設けることな
く直に接続でき、接続ロスをなくすることもできる。
次に、この受光素子の設計の仕方について説明する。
第３図に示すように、入射光は裏面の導電性薄膜２０で
完全に反射され、第５図に示すように、この反射光も発
電に寄与するものと考えると、表面からＸ離れた位置に
おける光の吸収量は、入射光； ｒｍ（１−ｅ−べの
・×）反射光； １．（ｅ−砿一−Ｘ）−−２ｄの・
匂で与えられる。ここで、■、は入射光強度、ｄは積層
された光電変換を行う半導体薄膜全体の膜厚である。こ
こでは簡単のために第１導電型および逆導電型の半導体
層は光学ギャップが広く膜厚が薄いので光の吸収が無視
できるものとする。
完全に反射され、第５図に示すように、この反射光も発
電に寄与するものと考えると、表面からＸ離れた位置に
おける光の吸収量は、入射光； ｒｍ（１−ｅ−べの
・×）反射光； １．（ｅ−砿一−Ｘ）−−２ｄの・
匂で与えられる。ここで、■、は入射光強度、ｄは積層
された光電変換を行う半導体薄膜全体の膜厚である。こ
こでは簡単のために第１導電型および逆導電型の半導体
層は光学ギャップが広く膜厚が薄いので光の吸収が無視
できるものとする。
また、第４図に示すように、積層された光電変換素子数
ｎ１表面からｍ番目（ｍ≦ｎ）までの素子の表面から積
算した半導体薄膜厚さをＸＩＩ＋とすると、 まず、表面からＸｌｌ１の間で吸収される光量Ｉｓは、 ■、 ＝１．（１−ｅ−ｍ％’ｌｘ ） ＋■、 （
ｅ−ｓ＋ａ）“Ｑｊ−ＸＪ”）−〇 −コｃａ（ｕ°シ
う ・・・（４）となる。次に、積層された光電
変換素子全体で吸収される光量Ｉｔは、 Ｉ ｔ ＝ Ｉｓ （１−ｅ−”の’ ） ・（５）
となり、ｎ個の光電変換素子の各々で吸収される光量が
等しくなるようにするとｌｌ１１は、Ｉｓ − Ｉ ｔ ＝ １ ＊ （１ｅ −””’）
・・・（６）となる。したがって式（４）、 （６）の
関係より１ ＊ （１−６４Ｑ）Ｘ％） ＋ Ｉ ｅ
（ｅ ４爛−”−″侮λ）となり、この式より の関係式（ｄｍ＝ｄ Ｘｓ”）が得られる。この式（
７）により、入射光の波長λ、半導体薄膜材料のα、お
よび積層される光電変換素子数ｎが決まれば、この発明
の光電変換素子が設計できるのである。
ｎ１表面からｍ番目（ｍ≦ｎ）までの素子の表面から積
算した半導体薄膜厚さをＸＩＩ＋とすると、 まず、表面からＸｌｌ１の間で吸収される光量Ｉｓは、 ■、 ＝１．（１−ｅ−ｍ％’ｌｘ ） ＋■、 （
ｅ−ｓ＋ａ）“Ｑｊ−ＸＪ”）−〇 −コｃａ（ｕ°シ
う ・・・（４）となる。次に、積層された光電
変換素子全体で吸収される光量Ｉｔは、 Ｉ ｔ ＝ Ｉｓ （１−ｅ−”の’ ） ・（５）
となり、ｎ個の光電変換素子の各々で吸収される光量が
等しくなるようにするとｌｌ１１は、Ｉｓ − Ｉ ｔ ＝ １ ＊ （１ｅ −””’）
・・・（６）となる。したがって式（４）、 （６）の
関係より１ ＊ （１−６４Ｑ）Ｘ％） ＋ Ｉ ｅ
（ｅ ４爛−”−″侮λ）となり、この式より の関係式（ｄｍ＝ｄ Ｘｓ”）が得られる。この式（
７）により、入射光の波長λ、半導体薄膜材料のα、お
よび積層される光電変換素子数ｎが決まれば、この発明
の光電変換素子が設計できるのである。
後に述べる具体例でもわかるように式（７）で決められ
る各層の半導体膜厚は著しく大きな変化はないので、各
層膜厚が１０％程度の変化をしても、諸特性に大きな変
化を及ぼすことは少ない。ただし、この設計においても
、各光電変換素子の光電変換を行う半導体薄膜の膜厚が
キャリア収集長りより小さい条件を満たしていることが
特に好ましい、なかでも、設計上、最下層の光電変換素
子の光電変換を行う半導体薄膜の膜厚が最も厚くなるた
め、 ｄ−Ｘｎ−＋ （最下層の光電変換素子の膜厚）＝を
満たしていることが特に望ましい。
る各層の半導体膜厚は著しく大きな変化はないので、各
層膜厚が１０％程度の変化をしても、諸特性に大きな変
化を及ぼすことは少ない。ただし、この設計においても
、各光電変換素子の光電変換を行う半導体薄膜の膜厚が
キャリア収集長りより小さい条件を満たしていることが
特に好ましい、なかでも、設計上、最下層の光電変換素
子の光電変換を行う半導体薄膜の膜厚が最も厚くなるた
め、 ｄ−Ｘｎ−＋ （最下層の光電変換素子の膜厚）＝を
満たしていることが特に望ましい。
さらに、より具体的に説明する。
従来技術で述べた述べた問題点の一例として挙α （λ
） ”’ （’／Ｊ げた６６００人のＬＥＤの光を受けるアモルファスシリ
コンにより形成された光電変換素子の組み合わせにおい
て、９個の光電変換素子ＤＩ−０９が９個積層された受
光素子を作成した。各光電変換素子の厚みは、第６図に
示すとおりである。同図に示すように、６６００人の光
をアモルファスシリコンで吸収するためには３ｎ程度の
膜厚が必要である。ところが、通常アモルファスシリコ
ン光電変換素子の膜厚は６０００人程度０あり、この膜
厚で吸収できる光量は、図中Ｉに一点鎖線で示すように
、膜厚が３ｎの場合（図中■に実線で示す）に比べて約
１７３程度である。なお、第６図では、Ａ＝Ｂ＋Ｂ ’
＝Ｃ＋Ｃ’ ＝Ｄ＋Ｄ ’ ＝・・・である。
） ”’ （’／Ｊ げた６６００人のＬＥＤの光を受けるアモルファスシリ
コンにより形成された光電変換素子の組み合わせにおい
て、９個の光電変換素子ＤＩ−０９が９個積層された受
光素子を作成した。各光電変換素子の厚みは、第６図に
示すとおりである。同図に示すように、６６００人の光
をアモルファスシリコンで吸収するためには３ｎ程度の
膜厚が必要である。ところが、通常アモルファスシリコ
ン光電変換素子の膜厚は６０００人程度０あり、この膜
厚で吸収できる光量は、図中Ｉに一点鎖線で示すように
、膜厚が３ｎの場合（図中■に実線で示す）に比べて約
１７３程度である。なお、第６図では、Ａ＝Ｂ＋Ｂ ’
＝Ｃ＋Ｃ’ ＝Ｄ＋Ｄ ’ ＝・・・である。
前記式（７）にしたがって、全体の膜厚を３ｎとして、
各光電変換素子ＤＩ−Ｄ９の膜厚を設計した場合、６６
００人の光をほぼ完全に吸収でき、かつ、各層の光電変
換素子の膜厚は３０００〜４０００人程度と通常の素度
量約１／２の膜厚ですむことが分かる。このように各光
電変換素子の膜厚が薄くできるため、キャリア収集長か
らくる効率低下やさらに、アモルファスシリコン特有の
光劣化特性が大幅に改善できることになる。
各光電変換素子ＤＩ−Ｄ９の膜厚を設計した場合、６６
００人の光をほぼ完全に吸収でき、かつ、各層の光電変
換素子の膜厚は３０００〜４０００人程度と通常の素度
量約１／２の膜厚ですむことが分かる。このように各光
電変換素子の膜厚が薄くできるため、キャリア収集長か
らくる効率低下やさらに、アモルファスシリコン特有の
光劣化特性が大幅に改善できることになる。
このように、この発明においては、波長λ、吸収係数α
、キャリア収集長しにより一義的に決定されてしまう発
電効率を大幅に向上させることができるのである。
、キャリア収集長しにより一義的に決定されてしまう発
電効率を大幅に向上させることができるのである。
続いて、この発明の半導体装置にかかる第２実施例であ
る受光素子の説明を行う。
る受光素子の説明を行う。
第７図は、第２実施例の受光素子を受光部とするスイッ
チング装置をあられし、第８図は、その等価回路をあら
れす。
チング装置をあられし、第８図は、その等価回路をあら
れす。
このスイッチング装置は、受光素子１′、スイッチング
素子である電界効果型トランジスタＴ１、および、制御
回路ＤＲＩより構成されており、制御回路ＤＲＩは、電
界効果型トランジスタＴ２、第１の抵抗性素子ＲＡＩＩ
、第２の抵抗性素子ＲＡ１２よりなる。
素子である電界効果型トランジスタＴ１、および、制御
回路ＤＲＩより構成されており、制御回路ＤＲＩは、電
界効果型トランジスタＴ２、第１の抵抗性素子ＲＡＩＩ
、第２の抵抗性素子ＲＡ１２よりなる。
受光素子１′は、トランジスタＴ１および制御回路ＤＲ
Ｉが設けられた半導体基板３０の上に積層形成されてい
る。
Ｉが設けられた半導体基板３０の上に積層形成されてい
る。
スイッチング素子であるトランジスタＴ１は、以下のよ
うな構成である。すなわち、第２導電型の低抵抗（例え
ばｎ゛型）領域３０ａと高抵抗（例えばｎ型）領域３０
ｂを有する第２導電型半導体基板３０の前記高抵抗領域
３０ｂ側の表面に、第１導電型領域である複数の２層４
０．４０ａ・・・、２層５０の一部が、互いに離間して
形成されている。各２層４０．４０ａ・・・、２層５０
の一部内の表面には、さらに、第２導電型領域であるｎ
゛層４１．４１ａ・・・が形成されている。ここで４１
と４１ａは断面図外で接続されている。
うな構成である。すなわち、第２導電型の低抵抗（例え
ばｎ゛型）領域３０ａと高抵抗（例えばｎ型）領域３０
ｂを有する第２導電型半導体基板３０の前記高抵抗領域
３０ｂ側の表面に、第１導電型領域である複数の２層４
０．４０ａ・・・、２層５０の一部が、互いに離間して
形成されている。各２層４０．４０ａ・・・、２層５０
の一部内の表面には、さらに、第２導電型領域であるｎ
゛層４１．４１ａ・・・が形成されている。ここで４１
と４１ａは断面図外で接続されている。
以上の各領域が形成された半導体基板３０の表面上には
、絶縁膜４４を介して、前記各２層４０４０ａ・・・、
２層５０の間をまたぐように、Ｐｏ１ｙＳｔ等からなる
電極４５・・・が形成されている。そして、この電極４
５を絶縁ゲー）Ｇ、前記ｎ＋層４１をソースＳ１各Ｐ層
４０，４０ａのまわりのｎ型の半導体基板３０をドレイ
ンＤ、前記ｎ″層４１とｎ型半導体基板３０とで挟まれ
た２層４０゜４０ａ、５０表面をチャネル形成領域とし
て、複数の二重拡散型の電界効果型トランジスタＴ１が
構成されることとなるのである。
、絶縁膜４４を介して、前記各２層４０４０ａ・・・、
２層５０の間をまたぐように、Ｐｏ１ｙＳｔ等からなる
電極４５・・・が形成されている。そして、この電極４
５を絶縁ゲー）Ｇ、前記ｎ＋層４１をソースＳ１各Ｐ層
４０，４０ａのまわりのｎ型の半導体基板３０をドレイ
ンＤ、前記ｎ″層４１とｎ型半導体基板３０とで挟まれ
た２層４０゜４０ａ、５０表面をチャネル形成領域とし
て、複数の二重拡散型の電界効果型トランジスタＴ１が
構成されることとなるのである。
さらに、各電極４５・・・の上面には、保護膜を兼ねた
絶縁ＨＩ４４ｂが形成されており、その上に各トランジ
スタＴ１間にわたってＡＪ等の導電性薄膜４６が形成さ
れている。この導電性情ｙ！４６は、図にみるように、
各ｎ＋層４１・・・および各２層４０・・・とコンタク
トしており、ソース電極として使用されるものである。
絶縁ＨＩ４４ｂが形成されており、その上に各トランジ
スタＴ１間にわたってＡＪ等の導電性薄膜４６が形成さ
れている。この導電性情ｙ！４６は、図にみるように、
各ｎ＋層４１・・・および各２層４０・・・とコンタク
トしており、ソース電極として使用されるものである。
一方、各電極４５・・・は図示していないところで接続
されており、また、各トランジスタＴ１のドレインは、
前述したように１つの半導体基板３０の一部であるため
、これも電気的に接続されている。したがって、各トラ
ンジスタＴ１・・・は並列に接続されていることになる
次に、制御回路ＤＲＩ用のトランジスタＴ２を説明する
。すなわち、前記第２導電型の半導体基板３０の高抵抗
領域３０ｂ側の表面に、第１導電型領域である２層５０
が形成され、さらに、この２層５００表面には、第２導
電型領域であるｎ＋層５１．５２が離間して形成されて
いる。
されており、また、各トランジスタＴ１のドレインは、
前述したように１つの半導体基板３０の一部であるため
、これも電気的に接続されている。したがって、各トラ
ンジスタＴ１・・・は並列に接続されていることになる
次に、制御回路ＤＲＩ用のトランジスタＴ２を説明する
。すなわち、前記第２導電型の半導体基板３０の高抵抗
領域３０ｂ側の表面に、第１導電型領域である２層５０
が形成され、さらに、この２層５００表面には、第２導
電型領域であるｎ＋層５１．５２が離間して形成されて
いる。
以上の各領域が形成された半導体基板３０の表面上には
、絶縁膜５３を介して、前記ｎ゛層５１．５２の間をま
たぐように、Ｐｏ１ｙ Ｓｔ等からなる電極５４が形成
されている。
、絶縁膜５３を介して、前記ｎ゛層５１．５２の間をま
たぐように、Ｐｏ１ｙ Ｓｔ等からなる電極５４が形成
されている。
そして、この電極５４を絶縁ゲートＧ、前記ｎ９層５１
．５２をソースＳまたはドレインＤ（図ではｎ゛層５２
をソース、ｎ＋層５１をドレインとしている）とし、前
記ｎゝｌ１ｆ５１．５２で挟まれた２層５０の表面をチ
ャネル形成領域として、トランジスタＴ２が構成される
。
．５２をソースＳまたはドレインＤ（図ではｎ゛層５２
をソース、ｎ＋層５１をドレインとしている）とし、前
記ｎゝｌ１ｆ５１．５２で挟まれた２層５０の表面をチ
ャネル形成領域として、トランジスタＴ２が構成される
。
なお、第１実施例ではトランジスタＴ２は、トランジス
タＴ１が形成される第１導電型領域５０に形成されてい
るが、これとは異なる別途設けられた第１導電型領域に
トランジスタＴ２を形成することもできる。さらには、
第１導電型領域の中に作られた第２導電型領域を使って
制御回路用の素子が形成されるようであってもよい、ま
た、トランジスタＴ２のしきい電圧は、トランジスタＴ
ｌのしきい電圧よりも低くされている。
タＴ１が形成される第１導電型領域５０に形成されてい
るが、これとは異なる別途設けられた第１導電型領域に
トランジスタＴ２を形成することもできる。さらには、
第１導電型領域の中に作られた第２導電型領域を使って
制御回路用の素子が形成されるようであってもよい、ま
た、トランジスタＴ２のしきい電圧は、トランジスタＴ
ｌのしきい電圧よりも低くされている。
第１の抵抗性素子ＲＡＩＩは、トランジスタＴ２と同様
の構成を有する。すなわち、第１導電型領域である２層
６０が第２導電型半導体基板３０の表面に形成され、さ
らに、Ｐｉｉ６０の表面には、第２導電型領域であるｎ
＋層６１．６２が離間して形成されている。これらの各
領域が形成された半導体基板３０表面には、絶縁膜６３
を介して、前記ｎ＋層６１．６２の間をまたぐように、
Ｐ。
の構成を有する。すなわち、第１導電型領域である２層
６０が第２導電型半導体基板３０の表面に形成され、さ
らに、Ｐｉｉ６０の表面には、第２導電型領域であるｎ
＋層６１．６２が離間して形成されている。これらの各
領域が形成された半導体基板３０表面には、絶縁膜６３
を介して、前記ｎ＋層６１．６２の間をまたぐように、
Ｐ。
ｌｙ Ｓｉ等からなる電極６４が形成されている。そし
て、この電極６４をゲート、前記ｎ＋層６２をドレイン
、前記ｎ０層６１をソースとし、ドレインとゲートが図
に示すように／１等の導電膜６５により接続されていて
、整流特性を持つ非線型な抵抗性素子ＲＡＩＩが構成さ
れる。
て、この電極６４をゲート、前記ｎ＋層６２をドレイン
、前記ｎ０層６１をソースとし、ドレインとゲートが図
に示すように／１等の導電膜６５により接続されていて
、整流特性を持つ非線型な抵抗性素子ＲＡＩＩが構成さ
れる。
また、第２の抵抗性素子ＲＡ１２も、トランジスタＴ２
と同様の構成を有する。すなわち、第１導電領域である
２層７０が第２導電型半導体基板３０の表面に形成され
、さらに、２層７００表面には、第２導電型領域である
１３層７１．７２が離間して形成されている。そして、
離間したｎ＋層７１．７２の間をまたぐように、ノーマ
リイ・オン（デイプレッション）型とするための薄い０
層７３が形成されている。その後、これらの各領域が形
成された半導体基［３０表面には、絶縁膜７４を介して
、前記ｎ０層７１．７２の間をまたぐように、Ｐｏ１ｙ
Ｓｉ等からなる電極７５が形成されている。そして、
この電極７５をゲート、前記ｎ０層７２をドレイン、前
記ｎ“層７１をソースとし、ゲートとソースが図に示す
ようにＡｆｆｉ等の導電膜７６により接続されていて、
高抵抗となる第２の抵抗性素子ＲＡ１２が構成される。
と同様の構成を有する。すなわち、第１導電領域である
２層７０が第２導電型半導体基板３０の表面に形成され
、さらに、２層７００表面には、第２導電型領域である
１３層７１．７２が離間して形成されている。そして、
離間したｎ＋層７１．７２の間をまたぐように、ノーマ
リイ・オン（デイプレッション）型とするための薄い０
層７３が形成されている。その後、これらの各領域が形
成された半導体基［３０表面には、絶縁膜７４を介して
、前記ｎ０層７１．７２の間をまたぐように、Ｐｏ１ｙ
Ｓｉ等からなる電極７５が形成されている。そして、
この電極７５をゲート、前記ｎ０層７２をドレイン、前
記ｎ“層７１をソースとし、ゲートとソースが図に示す
ようにＡｆｆｉ等の導電膜７６により接続されていて、
高抵抗となる第２の抵抗性素子ＲＡ１２が構成される。
なお、２層６０．７０は直流電位を安定させるために第
８図の如く抵抗を介してトランジスタＴ１のソースへ接
続されることが多い。
８図の如く抵抗を介してトランジスタＴ１のソースへ接
続されることが多い。
一方、受光素子１′は、前記半導体基板３０上に絶縁ｙ
４３３を介して設けられている。すなわち、Ｎｉ−Ｃｒ
等よりな“る導電性薄膜電極３１０が形成され、さらに
その上に、アモルファスシリコン等からなる第１導電型
（たとえばＰ型）半導体層３２０、比較的価電子制御不
純物濃度の少ない半導体層（光電変換を行う半導体層）
３３０、第２導電型（たとえばｎ型）半導体層３４０が
この順序に積層され１つの光電変換素子Ｄ１が構成され
、さらに、その上に同様な層構成で必要な数だけの光電
変換素子Ｄ２．Ｄ３・・・が厚さ方向に積層されている
。その後、Ｉｎ＊０＊等による透明導電電極３５０が形
成され、受光素子１′が構成されているこのようにして
形成された各素子間は、Ｎｉ−ＣｒあるいはＡＩ等によ
る導電性薄膜、またはＩｎｇｏｔ等による透明導電膜に
よって第７図に示すように接続され、また、受光素子１
′と半導体基板３０との接続は、絶縁膜３３の一部をエ
ツチング等により除去して接続される。
４３３を介して設けられている。すなわち、Ｎｉ−Ｃｒ
等よりな“る導電性薄膜電極３１０が形成され、さらに
その上に、アモルファスシリコン等からなる第１導電型
（たとえばＰ型）半導体層３２０、比較的価電子制御不
純物濃度の少ない半導体層（光電変換を行う半導体層）
３３０、第２導電型（たとえばｎ型）半導体層３４０が
この順序に積層され１つの光電変換素子Ｄ１が構成され
、さらに、その上に同様な層構成で必要な数だけの光電
変換素子Ｄ２．Ｄ３・・・が厚さ方向に積層されている
。その後、Ｉｎ＊０＊等による透明導電電極３５０が形
成され、受光素子１′が構成されているこのようにして
形成された各素子間は、Ｎｉ−ＣｒあるいはＡＩ等によ
る導電性薄膜、またはＩｎｇｏｔ等による透明導電膜に
よって第７図に示すように接続され、また、受光素子１
′と半導体基板３０との接続は、絶縁膜３３の一部をエ
ツチング等により除去して接続される。
また、第９図に示すように、受光素子１′は、トランジ
スタＴ１が形成されていなくて、制御回路ＤＲＩ、すな
わち、トランジスタＴ２、抵抗性素子ＲＡ）１．ＲＡ１
２のみが形成された半導体基板３０′上に積層した構成
とすることもできる、第９図において、第７図と同一の
符号を付したものは同じものであるので、説明は省略す
る。
スタＴ１が形成されていなくて、制御回路ＤＲＩ、すな
わち、トランジスタＴ２、抵抗性素子ＲＡ）１．ＲＡ１
２のみが形成された半導体基板３０′上に積層した構成
とすることもできる、第９図において、第７図と同一の
符号を付したものは同じものであるので、説明は省略す
る。
また、第７図、第９図においては、トランジスタＴ２が
ノーマリイ・オフ型のものが使用されているが、トラン
ジスタＴ２として、ノーマリイ・オン型のものを用いる
ようにしてもよい。
ノーマリイ・オフ型のものが使用されているが、トラン
ジスタＴ２として、ノーマリイ・オン型のものを用いる
ようにしてもよい。
なお、第７．９図のスイッチング装置は、受光素子１′
が光を受けると、スイッチング素子が導通状態となり、
光を受けなくなると、スイッチング素子は遮断状態とな
るよう動作する。
が光を受けると、スイッチング素子が導通状態となり、
光を受けなくなると、スイッチング素子は遮断状態とな
るよう動作する。
この発明は上記実施例に限らない。例えば、この発明の
半導体装置に発光素子が光電変換素子の上に電気絶縁状
態で積層形成される等して一体的に形成されているよう
な構成でもよい。
半導体装置に発光素子が光電変換素子の上に電気絶縁状
態で積層形成される等して一体的に形成されているよう
な構成でもよい。
請求項１〜１０記載の半導体装置は、以上に述べたよう
に、Ｌ≦１／α（λ）の光電変換を行う半導体薄膜を有
する光電変換素子を複数積層することにより、キャリヤ
収集長しに起因する変換効率の低下、接続ロス、デッド
・スペース等が解消し、設計面での自由度が広くなり、
しかも、光劣化が少なくて信頼性が高い。
に、Ｌ≦１／α（λ）の光電変換を行う半導体薄膜を有
する光電変換素子を複数積層することにより、キャリヤ
収集長しに起因する変換効率の低下、接続ロス、デッド
・スペース等が解消し、設計面での自由度が広くなり、
しかも、光劣化が少なくて信頼性が高い。
各光電変換素子の厚みが、キャリア収集長り以下である
と、変換効率が一層高くなる。
と、変換効率が一層高くなる。
第１図は、この発明の第１実施例をあられす断面図、第
２図は、第１実施例の平面図、第３図は、第１実施例の
光電変換素子中を透過する光をあられす説明図、第４図
は、この発明の半導体装置における積層形成された光電
変換素子の光電変換を行う半導体ｉｓの部分のみを模式
的にあられす説明図、第５図は、積層形成された光電変
換素子部分での光の吸収をあられす説明図、第６図は、
この発明の半導体装置における積層個数９個の光電変換
素子部分での光の吸収をあられす説明図、第７図は、第
２実施例を用いたスイッチング装置の例をあられす断面
図、第８図は、このスイッチング装置の等価回路図、第
９図は、第２実施例を用いたスイッチング装置の他の例
をあられす断面図、第１０図は、従来のスイッチング装
置の等価導体薄膜における光電変換作用を模式的にあら
れＤ９・・・光電変換素子 Ｔ１・・・スイッチング素子 ジスタ ＤＲＩ・・・制御回路 １２・・・抵抗性素子 ＲＡＩＬ、ＲＡ
２図は、第１実施例の平面図、第３図は、第１実施例の
光電変換素子中を透過する光をあられす説明図、第４図
は、この発明の半導体装置における積層形成された光電
変換素子の光電変換を行う半導体ｉｓの部分のみを模式
的にあられす説明図、第５図は、積層形成された光電変
換素子部分での光の吸収をあられす説明図、第６図は、
この発明の半導体装置における積層個数９個の光電変換
素子部分での光の吸収をあられす説明図、第７図は、第
２実施例を用いたスイッチング装置の例をあられす断面
図、第８図は、このスイッチング装置の等価回路図、第
９図は、第２実施例を用いたスイッチング装置の他の例
をあられす断面図、第１０図は、従来のスイッチング装
置の等価導体薄膜における光電変換作用を模式的にあら
れＤ９・・・光電変換素子 Ｔ１・・・スイッチング素子 ジスタ ＤＲＩ・・・制御回路 １２・・・抵抗性素子 ＲＡＩＬ、ＲＡ
Claims (1)
- 【特許請求の範囲】 １ 光を受けて半導体薄膜で光電変換がなされて起電力
が発生する半導体装置において、 Ｌ≦１／α（λ）となる波長の光を光電変換する半導体
薄膜を有する光電変換素子が複数重ね合わされてなる 但し、λ；入射光の波長 α（λ）；波長λの光に対する半導体薄膜の吸収係数 Ｌ；キャリア収集長 ことを特徴とする半導体装置。 ２ 重ね合わされた光電変換素子の光電変換を行う半導
体薄膜の合計膜厚；ｄ、重ね合わされた光電変換素子の
数；ｎとするとき、Ｌ＜ｄ＜ｎＬ、である請求項１記載
の半導体装置。 ３ 重ね合わされた光電変換素子の数が、 １／〔α（λ）・Ｌ〕以上である請求項１または２記載
の半導体装置。 ４ 光が入射する側からｍ番目（１＜ｍ≦ｎ）の光電変
換素子の光電変換を行う半導体薄膜の膜厚ｔｍが、ｔｍ
≦Ｌである請求項１から３までのいずれかに記載の半導
体装置。 ５ 重ね合わされた光電変換素子の各々で吸収される光
量がほぼ等しくなる請求項１から４までのいずれかに記
載の半導体装置。 ６ 光が入射する側からｍ番目までの光電変換素子の光
電変換を行う半導体薄膜の膜厚Ｘｍがほぼ Ｘｍ＝ ｄ−［１／α（λ）］ｓｉｎｈ＾−＾１〔（１−ｍ／ｎ
）ｓｉｎｈα（λ）ｄ〕である請求項５記載の半導体装
置。 ７ 半導体装置が、スイッチング素子である電界効果型
トランジスタの制御電極にその起電力が付勢されるよう
に接続されていて、スイッチング装置用受光素子となっ
ている請求項１から６までのいずれかに記載の半導体装
置。 ８ 光電変換素子は、電界効果型トランジスタのしきい
値電圧以上の出力電圧を起こせるだけの数で重ね合わさ
れてなる請求項７記載の半導体装置。 ９ スイッチング装置が、制御回路も備えており、この
制御回路が形成されている半導体基板上に半導体装置が
積層されてなる請求項７または８記載の半導体装置。 １０ スイッチング素子である電界効果型トランジスタ
が形成されている半導体基板上に半導体装置が設けられ
てなる請求項７または８記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1044123A JP2890441B2 (ja) | 1989-02-23 | 1989-02-23 | 半導体装置 |
| US07/480,203 US5047090A (en) | 1989-02-23 | 1990-02-14 | Semiconductor device |
| GB9003506A GB2228826B (en) | 1989-02-23 | 1990-02-15 | Semiconductor device |
| DE19904005835 DE4005835C2 (de) | 1989-02-23 | 1990-02-23 | Verfahren zum Betrieb eines photoelektrischen Wandlers und photoelektrischen Wandler zur Durchführung des Verfahrens |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1044123A JP2890441B2 (ja) | 1989-02-23 | 1989-02-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02222582A true JPH02222582A (ja) | 1990-09-05 |
| JP2890441B2 JP2890441B2 (ja) | 1999-05-17 |
Family
ID=12682828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1044123A Expired - Lifetime JP2890441B2 (ja) | 1989-02-23 | 1989-02-23 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5047090A (ja) |
| JP (1) | JP2890441B2 (ja) |
| GB (1) | GB2228826B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7030551B2 (en) * | 2000-08-10 | 2006-04-18 | Semiconductor Energy Laboratory Co., Ltd. | Area sensor and display apparatus provided with an area sensor |
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| US5241199A (en) * | 1992-01-10 | 1993-08-31 | Eastman Kodak Company | Charge coupled device (CCD) having high transfer efficiency at low temperature operation |
| US5298086A (en) * | 1992-05-15 | 1994-03-29 | United Solar Systems Corporation | Method for the manufacture of improved efficiency tandem photovoltaic device and device manufactured thereby |
| US5296715A (en) * | 1992-12-21 | 1994-03-22 | The United States Of America As Represented By The Department Of Energy | Optically isolated signal coupler with linear response |
| IT1272248B (it) * | 1994-05-12 | 1997-06-16 | Univ Roma | Fotorivelatore a spettro variabile controllato in tensione, per applicazioni di rivelazione e ricostruzione di immagini bidimensionalia colori |
| JP4294745B2 (ja) | 1997-09-26 | 2009-07-15 | 株式会社半導体エネルギー研究所 | 光電変換装置の作製方法 |
| JP4086629B2 (ja) * | 2002-11-13 | 2008-05-14 | キヤノン株式会社 | 光起電力素子 |
| DE102016001387A1 (de) * | 2016-02-09 | 2017-08-10 | Azur Space Solar Power Gmbh | Empfängerbaustein |
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| JPS62256484A (ja) * | 1986-04-29 | 1987-11-09 | Sharp Corp | 光入力型ｍｏｓトランジスタ |
| JPS63293887A (ja) * | 1987-05-26 | 1988-11-30 | Nippon Denso Co Ltd | 光入力型半導体素子 |
Family Cites Families (4)
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| JPS6481522A (en) * | 1987-09-24 | 1989-03-27 | Agency Ind Science Techn | Optical control circuit and semiconductor device constituting said circuit |
-
1989
- 1989-02-23 JP JP1044123A patent/JP2890441B2/ja not_active Expired - Lifetime
-
1990
- 1990-02-14 US US07/480,203 patent/US5047090A/en not_active Expired - Lifetime
- 1990-02-15 GB GB9003506A patent/GB2228826B/en not_active Expired - Lifetime
Patent Citations (4)
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| US7030551B2 (en) * | 2000-08-10 | 2006-04-18 | Semiconductor Energy Laboratory Co., Ltd. | Area sensor and display apparatus provided with an area sensor |
| US7786544B2 (en) | 2000-08-10 | 2010-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Area sensor and display apparatus provided with an area sensor |
| US8058699B2 (en) | 2000-08-10 | 2011-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Area sensor and display apparatus provided with an area sensor |
| US8378443B2 (en) | 2000-08-10 | 2013-02-19 | Semiconductor Energy Laboratory Co., Ltd. | Area sensor and display apparatus provided with an area sensor |
| US9082677B2 (en) | 2000-08-10 | 2015-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Area sensor and display apparatus provided with an area sensor |
| US9337243B2 (en) | 2000-08-10 | 2016-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Area sensor and display apparatus provided with an area sensor |
| US9711582B2 (en) | 2000-08-10 | 2017-07-18 | Semiconductor Energy Laboratory Co., Ltd. | Area sensor and display apparatus provided with an area sensor |
| US9941343B2 (en) | 2000-08-10 | 2018-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Area sensor and display apparatus provided with an area sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2890441B2 (ja) | 1999-05-17 |
| US5047090A (en) | 1991-09-10 |
| GB9003506D0 (en) | 1990-04-11 |
| GB2228826A (en) | 1990-09-05 |
| GB2228826B (en) | 1993-01-27 |
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