JP3151488B2 - スイッチング装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はスイッチング装置
に関する。

【０００２】

【従来の技術】スイッチング装置として、従来、光を受
けて電力を発生する受光素子と、該受光素子により発生
した電力により駆動されるスイッチング素子と、制御回
路を備えたものがある。この制御回路は、スイッチング
素子の放電を行うようスイッチング素子を制御し、この
回路を構成する素子は前記制御を行うためのトランジス
タを有する。図８は、従来のこの種の半導体装置をあら
わしており、このスイッチング装置は、本願出願人が特
願昭６２−２３９１６９号において提案している。図９
は、このスイッチング装置の等価回路図である。

【０００３】スイッチング装置１００は、受光素子１０
１、スイッチング素子である電界効果トランジスタ１０
２、および、制御用トランジスタたる薄膜トランジスタ
１０３、抵抗性素子１０４，１０５の３者よりなる制御
回路を備えており、そして、電界効果トランジスタ１０
２が形成された半導体基板１０６上に、受光素子１０１
および制御回路用の各素子１０３〜１０５を半導体薄膜
（Ｐ型半導体層、ｉ型半導体層、ｎ型半導体層）で形成
し、ワンチップ化したものである。このスイッチング装
置１００は、いわゆる誘電体分離等により受光素子と制
御回路を分離形成した場合に比べ、制作工程が簡単で、
かつ、部品点数も少なく、低コストで実用性の高いもの
が得られる等の多くの利点を有する。

【０００４】

【発明が解決しようとする課題】しかしながら、このス
イッチング装置１００は、受光素子１０１や制御回路用
の各素子１０３〜１０５の最適化を図ることが難しい。
受光素子と制御回路を構成する各素子を半導体薄膜で同
時に形成するために、各々の素子の最適化を図ることが
難しいのである。制御回路用の素子のうちでも、制御用
トランジスタは特に半導体薄膜で構成する場合に最適化
が困難となる。

【０００５】また、受光素子の構造によっては、制御回
路用の素子を同時に形成すること自体が困難なこともあ
る。この発明は、上記事情に鑑みてなされたものであっ
て、スイッチング素子が形成された半導体基板上に受光
素子が形成できる（ワンチップ化が可能）という利点を
有しながら、しかも、受光素子や制御回路用の各素子の
最適化も図り易く、受光素子の構造の多様化にも対応し
やすい設計自由度の大きなスイッチング装置を提供する
ことを課題とする。

【０００６】

【課題を解決するための手段】前記課題を解決するため
に、この発明にかかるスイッチング装置は、半導体基板
に、光を受けて電力を発生する受光素子と、この受光素
子が発生する電力により駆動されるスイッチング素子
と、このスイッチング素子を制御する制御回路とを備え
たスイッチング装置において、前記受光素子が前記半導
体基板表面に半導体薄膜で積層形成された光電変換層に
より電力を発生するものであり、前記半導体基板がその
表面部分に複数の逆導電型領域を互いに離間させて有す
るとともにこれら逆導電型領域内に半導体基板と同一の
導電型の島を有するものであり、前記スイッチング素子
が前記複数の逆導電型領域のうちの一部たる第１の逆導
電型領域内の島をソースとし前記第１の逆導電型領域外
の領域をドレインとすることにより当該第１の逆導電型
領域内における前記島と前記外の領域で挟まれた部分に
チャネルが形成されるようになっているトランジスタで
あり、前記制御回路が前記第１の逆導電型領域から離間
した第２の逆導電型領域内の二つの島をソース、ドレイ
ンとするトランジスタを含むものであることを特徴とす
る。

【０００７】この発明では、受光素子を構成する光電変
換層が複数層からなり、各光電変換層が、その半導体薄
膜における波長λの入射光に対する吸収係数をα
（λ）、半導体薄膜のキャリア収集長をＬとした場合、
Ｌ≦１／α（λ）となる波長の光を光電変換するものか
らなることが好ましい。この発明では、制御回路が制御
電極および一対の出力端子を持つ制御用トランジスタと
二つの抵抗性素子からなり、これら二つの抵抗素子のう
ちの少なくとも１つもトランジスタであるときは、これ
ら制御用トランジスタと抵抗性素子たるトランジスタと
が半導体基板内の逆導電型領域内に形成されていること
が出来る。

【０００８】この発明では、二つの抵抗性素子のうちの
一方がデプレッションタイプの電界効果型トランジスタ
からなり、そのゲートとソースが互いに接続されて制御
用トランジスタの制御電極に接続され、そのドレインが
電界効果型トランジスタからなるスイッチング素子のゲ
ートに接続されていてもよい。この発明では、二つの抵
抗性素子のうちの他方が電界効果型トランジスタからな
り、そのゲートとドレインが互いに接続されて、電界効
果型トランジスタからなるスイッチング素子のソースに
接続され、そのソースが制御用トランジスタの制御電極
に接続されていてもよい。

【０００９】この発明では、制御用トランジスタが電界
効果型トランジスタであり、そのしきい値電圧が電界効
果型トランジスタからなるスイッチング素子のしきい値
電圧よりも低くなっていることが好ましい。なお、この
発明にいう制御回路とは、スイッチング素子のゲート又
はベース等の制御領域の電荷を受光素子に光が照射され
ていないときに放電させる機能を有する回路である。上
記電荷は受光素子からスイッチング素子をオンさせるた
めにスイッチング素子の制御領域へ供給されたものであ
る場合の他、スイッチング素子の出力領域へ印加された
パルス電圧により出力領域−制御領域間の浮遊容量を通
して、制御領域に充電されたものも含む。

【００１０】

【作用】この発明のスイッチング装置では、制御回路に
用いるトランジスタは、スイッチング素子用トランジス
タと同様に半導体基板内に形成され、半導体薄膜で形成
する必要がないので、受光素子の形態による制限を受け
ることがなく、最適化することが容易である。スイッチ
ング素子との間の関係でみても、制御回路用トランジス
タの形成領域をスイッチング素子用第１導電型領域の形
成と同時に半導体基板の表面部分に形成できるため、製
造面でも有利である。

【００１１】受光素子が、スイッチング素子および制御
回路用の素子の形成された半導体基板上に積層形成され
ていると、集積化が図り易い。受光素子に関して、光電
変換層が複数積層されていて、各光電変換層が、その半
導体薄膜における波長λの入射光に対する吸収係数をα
（λ）、半導体薄膜のキャリア収集長をＬとしたとき、
Ｌ≦１／α（λ）となる波長の光を光電変換するように
なっていると、光電変換効率が良くなる。

【００１２】制御回路用のトランジスタが形成されてい
る逆導電型領域がスイッチング素子用のトランジスタが
形成されている逆導電型領域から分離されていると、ス
イッチング素子の誤動作が抑制される。すなわち、例え
ば、スイッチング素子がオフ状態のときに、出力領域
（例えば、半導体基板のドレインとなる領域）に予期し
ないパルス電圧が入力された場合、このパルス入力に伴
いスイッチング素子のゲート電位が上昇するため、スイ
ッチング素子が意図しないオン状態となる状況が生まれ
る。しかし、制御回路用トランジスタが形成されている
逆導電型領域がスイッチング素子用のトランジスタが形
成されている逆導電型領域から離間しているため、前記
パルス入力が制御回路の入力信号ともなり、前記スイッ
チング素子のゲート電位の上昇と同時に、制御回路用ト
ランジスタのチャネル形成領域である、前記離間した方
の第２の逆導電型領域の電位も上昇して制御回路用トラ
ンジスタが導通し、スイッチング素子に意図しないオン
状態が起きないように設計することができるからであ
る。

【００１３】制御回路のトランジスタが電界効果型トラ
ンジスタであり、この電界効果型トランジスタのしきい
値電圧が、前記スイッチング素子である電界効果型トラ
ンジスタのしきい値電圧よりも低くなっていると、スイ
ッチング素子の遮断速度が速くなる。

【００１４】

【発明の実施の形態】以下、この発明にかかるスイッチ
ング装置の実施の形態を、その実施例、参考例をあらわ
す図面を参照しながら詳しく説明する。図１は、この発
明のスイッチング装置の第１参考例をあらわし、図２
は、このスイッチング装置の等価回路図をあらわす。

【００１５】スイッチング装置Ｓ１は、光電変換素子ア
レイ（受光素子）ＤＡ１、スイッチング素子である電界
効果トランジスタ（以下、「ＦＥＴ」と言う）Ｔ１、お
よび、電界効果トランジスタＴ２、抵抗性素子Ｒ１，Ｒ
２よりなる制御回路ＤＲ１を備えており、そして、トラ
ンジスタＴ１，Ｔ２が形成された半導体基板２上に、前
記アレイＤＡ１および抵抗性素子Ｒ１，Ｒ２が積層形成
されていて、ワンチップ化構成になっている。第１参考
例は、従来、半導体薄膜を用いて半導体基板上に積層形
成していた制御回路用トランジスタが、半導体基板のＰ
型（第１導電型）領域５に形成されている点に特徴があ
る。

【００１６】まず、スイッチング素子であるトランジス
タＴ１について説明する。すなわち、ｎ型（第２導電
型）低抵抗（ｎ⁺ ）領域２ａと高抵抗（ｎ）領域２ｂを
有する半導体基板２の、前記高抵抗領域２ｂ側の表面
に、第１導電型領域である複数のＰ層５，５ａ…が互い
に離間して形成されている。各Ｐ層５，５ａ…内の表面
には、さらに、第２導電型領域であるｎ⁺ 層６ａ，６ｂ
…が形成されている。ここでｎ⁺ 層６ａ，６ｂは断面図
外で接続されている。以上の各領域が形成された半導体
基板２の表面上には、絶縁膜７を介して、前記各Ｐ層
５，５ａの間をまたぐように、Poly Si 等からなる電極
８…が形成されている。

【００１７】そして、この電極８を絶縁ゲートＧ、前記
ｎ⁺ 層６ａ，６ｂをソースＳ、各Ｐ層５，５ａのまわり
のｎ型の半導体基板２をドレインＤ、前記ｎ⁺ 層６ａ，
６ｂとｎ型の半導体基板２とで挟まれたＰ層５，５ａ表
面をチャネル形成領域として、複数の二重拡散型の電界
効果型トランジスタＴ１…が構成されている。ドレイン
電極（図示省略）は、半導体基板２裏面あるいは半導体
基板２表面側方に形成される。

【００１８】各電極８…の上面には、保護膜を兼ねた絶
縁膜７ｂが形成されており、その上に各トランジスタＴ
１間にわたってＡｌ等の導電性薄膜９が形成されてい
る。この導電性薄膜９は、図にみるように、各ｎ⁺ 層６
ａ，６ｂおよび各Ｐ層５，５ａ…とコンタクトしてお
り、ソース電極として使用されるものである。一方、各
電極８…は図示していないところで接続されており、ま
た、各トランジスタＴ１のドレインＤは、前述したよう
に１つの半導体基板２の一部であるため、これも電気的
に接続されている。したがって、各トランジスタＴ１…
は並列に接続されていることになる。

【００１９】次に、制御回路ＤＲ１を構成するトランジ
スタＴ２について説明する。すなわち、半導体基板２の
高抵抗領域２ｂ側の表面に形成された第１導電型領域で
あるＰ層５の表面には、第２導電型領域であるｎ⁺ 層１
１，１２が離間して形成されている。さらに、半導体基
板２の表面上には、絶縁膜１３を介して、前記ｎ⁺ 層１
１，１２の間をまたぐように、Poly Si 等からなる電極
１４が形成されている。

【００２０】そして、この電極１４を絶縁ゲートＧ、前
記ｎ⁺ 層１１，１２をソースＳまたはドレインＤ（図で
はｎ⁺ 層１２をソースＳ、ｎ⁺ 層１１をドレインＤ）と
するとともに、前記ｎ⁺ 層１１，１２で挟まれたＰ層５
表面をチャネル形成領域として、トランジスタＴ２が構
成されている。電極１４の上面には、保護膜を兼ねた絶
縁膜１３ｂが形成されており、その一部が図に示すよう
にエッチング等により除去されている。そして、Ａｌ等
の導電性薄膜１５により、図２の等価回路に示すよう
に、トランジスタＴ２と、第１、第２の抵抗性素子Ｒ
１，Ｒ２、光電変換素子アレイＤＡ１が接続されている
のである。ここで、トランジスタＴ２はトランジスタＴ
１の１つが形成されたＰ層５に形成されているが、これ
に限らず、第１導電型領域５，５ａ…が紙面にて示され
ていない部分で接続されていてもよい。

【００２１】図より明らかなように、トランジスタＴ１
とＴ２とは、その一部（Ｐ層、ｎ⁺層、絶縁膜を介したP
oly Si 等からなる電極）が同一構成であるため、制御
回路用トランジスタＴ２とトランジスタＴ１を同一半導
体基板上に同時に形成することができる。また、トラン
ジスタＴ２は、ソース・ドレイン間にイオン注入等によ
り、しきい値制御を行い、トランジスタＴ１のゲートし
きい値電圧よりも低くしている。こうすることにより、
光が遮断された時にトランジスタＴ１を高速に遮断（Ｏ
ＦＦ）状態にできる。

【００２２】もしトランジスタＴ２のゲートしきい値電
圧がトランジスタＴ１のゲートしきい値電圧よりも高け
れば、トランジスタＴ１のゲートの蓄積電荷放電中でト
ランジスタＴ１が遮断される前に、トランジスタＴ２が
遮断状態となり、その後の放電は、第１、第２の抵抗性
素子Ｒ１，Ｒ２を介してなされるだけとなるため、トラ
ンジスタＴ１が遮断状態になるためには長時間を要す
る。

【００２３】これに対し、トランジスタＴ２のしきい値
電圧がトランジスタＴ１よりも低ければ、上記のような
状態が起こらず、トランジスタＴ１のゲート電荷を迅速
に放電でき、遮断状態とすることができるのである。さ
らに、図１に示すように、受光素子である光電変換素子
アレイＤＡ１、第１の抵抗性素子Ｒ１、第２の抵抗性素
子Ｒ２が、絶縁膜２０を介して積層形成されている。

【００２４】まず、光電変換素子アレイＤＡ１は、直列
に接続された複数の光電変換素子Ｄ１で構成されてい
る。各光電変換素子Ｄ１は、導電性薄膜（Ni-Cr あるい
は透明導電膜等）３１、光電変換層３２、および、透明
導電膜３３からなる。光電変換層３２は、アモルファス
シリコン等からなる第１導電型（たとえばＰ型）半導体
層３５、比較的価電子制御不純物濃度の少ない半導体層
３６、第２導電型（たとえば、ｎ型）半導体層３７がこ
の順序に積層されてなる。透明導電膜３３は、例えば、
In₂O₃ 等からなり、光透過性の良い膜である。各透明導
電膜３３は、次段の光電変換素子Ｄ１の導電性薄膜３１
と接触しており、このことにより各光電変換素子Ｄ１…
が直列に接続されている。

【００２５】一方、第１の抵抗性素子Ｒ１は、光電変換
層と同様にアモルファスシリコン等からなる抵抗性層を
備えており、この抵抗性層は、第１導電型半導体層４
２、比較的価電子制御不純物濃度の少ない半導体層４
３、第２導電型半導体層４４をこの順序で積層した構成
である。そして、この抵抗性層の上に、Ａｌ等の導電性
薄膜からなり、互いに離間して形成されている一対の電
極４１ａ、４１ｂ、が設けられているとともに、その離
間した電極間は、光遮断可能な絶縁膜４５で覆われた構
成となっている。

【００２６】他方、第２の抵抗性素子ＲＡ２も、光電変
換層と同様にアモルファスシリコン等からなる抵抗性層
を備えており、この抵抗性層は、第１導電型半導体層５
２、比較的価電子制御不純物濃度の少ない半導体層５
３、第２導電型半導体層５４をこの順序で積層した構成
である。そして、この抵抗性層の裏面には、Ni-Cr 等の
導電性薄膜５１が形成され、表面には、Ａｌ等の光遮断
可能な導電電極５５が形成されてなる。この構造の場
合、第２の抵抗性素子ＲＡ２は、図２の等価回路で示す
ように整流性を有する。

【００２７】これらの素子は、Ni-Cr あるいはＡｌ等に
よる導電性薄膜またはIn₂O₃ 等による透明導電膜によっ
て図１、２に示すように接続されている。また、半導体
基板２に形成されたトランジスタＴ１，Ｔ２とは、図に
示すように、絶縁膜２０の一部をエッチング等により除
去して窓を明け接続するようにしている。ここで、スイ
ッチング装置Ｓ１の動作を、図２を参照しながら簡単に
説明する。

【００２８】光を受けると、光電変換素子アレイＤＡ１
に起電力が生じる。この起電力を受けると、トランジス
タＴ１のゲート容量Ｃには抵抗性素子Ｒ２を介して充電
電流が流れるとともに、トランジスタＴ２のソース電位
がゲート電位よりも高い逆バイアス状態とされ同トラン
ジスタＴ２は遮断状態にある。ゲート容量Ｃの充電に伴
いトランジスタＴ１のゲート電圧が上昇しトランジスタ
Ｔ１は導通状態となる。

【００２９】光を受けなくなると、今度は、ゲート容量
Ｃに蓄積された電荷の放電が始まるのであるが、トラン
ジスタＴ２ではゲート電圧がソース電圧よりも高い順バ
イアスとなり、トランジスタＴ２が導通し電荷が急速に
放電され、トランジスタＴ１のゲート電圧が低下し、同
トランジスタＴ１が遮断状態となる。トランジスタＴ１
のゲート容量Ｃの急速な充放電のためには、抵抗性素子
Ｒ２がダイオードのような整流性素子であることが好ま
しい。

【００３０】続いて、第１実施例を説明する。図３は、
この発明のスイッチング装置の第１実施例をあらわす。
第１参考例では、制御回路用トランジスタＴ２が、スイ
ッチング素子であるトランジスタＴ１用第１導電型領域
５の中に形成されていたが、第１実施例のスイッチング
装置Ｓ２では、制御回路用トランジスタＴ２が、半導体
基板２０の表面部分にトランジスタＴ１用第１導電領域
からは分離した別途の第１導電型領域に形成されてい
る。

【００３１】つまり、制御回路用トランジスタＴ２は、
半導体基板２における高抵抗領域２ｂ側の表面に、トラ
ンジスタＴ１用の第１導電型領域であるＰ層５’とは別
の第１導電型領域であるＰ層５”があって、ここに形成
されている。なお、Ｐ層５’，５”は、分離されていて
も同時形成することができることはいうまでもない。こ
のＰ層５”の表面には、第２導電型領域であるｎ⁺ 層１
１’，１２’が離間して形成されている。そして、以上
の各領域が形成された半導体基板２の表面上には、絶縁
膜１３を介して、前記ｎ⁺ 層１１’，１２’の間をまた
ぐように、Poly Si 等からなる電極１４が形成されてい
る。

【００３２】そして、この電極１４を絶縁ゲートＧ、前
記ｎ⁺ 層１１’，１２’をドレインＤまたはソースＳ
（図では、ｎ⁺ 層１２’をソースＳ、ｎ⁺ 層１１’をド
レインＤ）とし、これらのｎ⁺ 層１１’，１２’で挟ま
れたＰ層５”の表面をチャネル形成領域として、トラン
ジスタＴ２が構成されている。第１実施例でも、トラン
ジスタＴ２のしきい値電圧はトランジスタＴ１よりも低
くされている。

【００３３】この他の光電変換素子アレイＤＡ１、第１
・２の抵抗性素子Ｒ１，Ｒ２は、半導体基板２上に絶縁
膜２０を介して積層され、各素子はNi-Cr あるいはＡｌ
等による導電性薄膜またはIn₂O₃ 等による透明導電膜に
よって接続されており、先の第１参考例と同じ構成とな
っている。ここで、第１実施例の如く、スイッチング素
子であるトランジスタＴ１が形成される第１導電領域
と、制御回路用のトランジスタＴ２が形成される第１導
電型領域を分離することにより、ノイズ等によるスイッ
チングの誤動作を防止できるようになる。すなわち、ノ
イズ等によりトランジスタＴ１のドレインとなる第２導
電型半導体基板２に高電圧が印加された場合には、これ
に伴いトランジスタＴ１のゲート電極８の電位が上昇
し、トランジスタＴ１を導通させる方向に働く。ところ
が、トランジスタＴ２が形成されている第１導電型領域
５”も、トランジスタＴ１が形成されている第１導電型
領域５’と分離されているため、半導体基板２の電位の
上昇とともに電位が上昇しトランジスタＴ２を導通させ
る方向に働き、トランジスタＴ１のゲート電極８の電位
の上昇を防ぐ。このようにして、光入力以外によるトラ
ンジスタＴ１の誤動作が防止できるのである。なお、第
１実施例のスイッチング装置Ｓ２の等価回路は、図２の
トランジスタＴ２のチャネル形成領域（点線で示された
部分）がソースに接続されていない状態となる。この場
合、直流電位の安定化のためにトランジスタＴ２のチャ
ネル形成領域をトランジスタＴ１のソースへ高抵抗を介
して接続しておくこともできる。

【００３４】続いて、第２参考例の説明を行う。図４
は、この発明のスイッチング装置の第２参考例をあらわ
し、図５はこのスイッチング装置の等価回路をあらわ
す。第２参考例のスイッチング装置Ｓ３では、第１の抵
抗性素子Ｒ３、第２の抵抗性素子Ｒ４をもトランジスタ
Ｔ１，Ｔ２が形成された半導体基板２内に形成し、かつ
多層型光電変換素子を、受光素子としてこの半導体基板
２上に積層した点に大きな特徴がある。

【００３５】まず、トランジスタＴ１，Ｔ２は、図１に
示した例と同じ構成のものである。ここでも、制御回路
ＤＲ２用トランジスタＴ２のしきい値電圧は、トランジ
スタＴ１よりも低くされている。一方、第１の抵抗性素
子Ｒ３は、ディプレッション型の電界効果型トランジス
タの構造において、そのゲートとソースが接続（短絡）
された構成となっている。詳しく説明すると次の通りで
ある。第１導電型領域であるＰ層５０が半導体基板２の
表面に形成され、さらに、Ｐ層５０の表面には、第２導
電型領域であるｎ ⁺ 層５１ａ，５１ｂが離間して形成さ
れている。そして、ディプレッション（ノーマリイ・オ
ン）型とするために、離間したｎ⁺ 層５１ａ，５１ｂを
またぐように薄いｎ層５２が形成されている。以上、各
領域が形成された半導体基板２の表面には、絶縁膜５３
を介して、前記ｎ⁺ 層５１ａ，５１ｂの間をまたぐよう
に、Poly Si 等からなる電極５４が形成されている。そ
して、この電極５４を絶縁ゲートＧ、前記ｎ⁺ 層５１ａ
をドレインＤ、前記ｎ⁺ 層５１ｂをソースＳとし、ゲー
ト・ソース間は図に示すようにＡｌ等の導電層５５によ
り接続され、図５に示す高抵抗の第１の抵抗性素子Ｒ３
となっている。

【００３６】また、第２の抵抗性素子Ｒ４は、電界効果
型トランジスタの構造において、そのゲートとドレイン
が接続（短絡）された構成となっている。詳しく説明す
ると次の通りである。第１導電型領域であるＰ層６０が
半導体基板２の表面に形成され、さらに、Ｐ層６０の表
面には、第２導電型領域であるｎ⁺ 層６１ａ，６１ｂが
離間して形成されている。以上、各領域が形成された半
導体基板２の表面には、絶縁膜６３を介して、前記ｎ⁺
層６１ａ，６１ｂの間をまたぐように、Poly Si 等から
なる電極６４が形成されている。そして、この電極６４
を絶縁ゲート、前記ｎ⁺ 層６１ａをドレイン、前記ｎ⁺
層６１ｂをソースとし、ドレインとゲートは図に示すよ
うにＡｌ等の導電層６５により接続され、図５にしめす
整流特性を持つ非線形な抵抗性素子Ｒ４となる。この抵
抗性素子Ｒ４はダイオードと等価である。

【００３７】第２参考例では、図より明らかなように、
第１、第２の抵抗性素子Ｒ３，Ｒ４は、トランジスタＴ
２，Ｔ１とその一部（Ｐ層、ｎ⁺ 層、絶縁膜を介したPo
ly Si 等からなる電極）が同一構成であるため、以上の
各素子を同一半導体基板内に同時に形成することが可能
となる。つぎに、受光素子である光電変換素子ＤＡ２を
説明する。素子ＤＡ２は、厚み方向に順に積層形成され
た光電変換部７０、裏面電極７１および表面電極７２か
らなり、半導体基板２上に絶縁膜２０’を介して形成さ
れている。裏面電極７１は、トランジスタＴ１のゲート
に一部が接続され、Ni-Cr 等よりなる導電性薄膜からな
る。表面電極７２は、もちろんIn₂O₃ 等による透明導電
薄膜である。光電変換部７０は、厚さ方向に順に積層さ
れた３つの光電変換層７３，７４，７５からなり、これ
ら各光電変換層は、アモルファスシリコン等からなる第
１導電型（たとえばＰ型）半導体層、比較的価電子制御
不純物濃度の少ない半導体層（ｉ層）、第２導電型（た
とえばｎ型）半導体層が、この順序に積層され構成され
ている。

【００３８】各々の素子は、Ni-Cr あるいはＡｌ等によ
る導電性薄膜またはIn₂O₃ 等による透明導電膜によっ
て、図４、５に示すように接続され、また、光電変換素
子ＤＡ２と半導体基板２との接続は、図に示すように、
絶縁膜２０’の一部をエッチング等により除去して接続
している。第２参考例では、受光素子がひとつの光電変
換素子ＤＡ２が設けられているだけであったが、受光素
子を、複数の光電変換素子ＤＡ２が設けられたアレイと
してもよいし、さらに、図１に示す光電変換素子アレイ
ＤＡ１としてもよい。また、第１、第２の抵抗性素子の
いずれかを図８に示す従来例のごとく半導体薄膜で形成
してもよい。

【００３９】しかし、本参考例は、図に示すように、受
光部のみを半導体薄膜で形成できるために、光電変換素
子の自由度が大きく効率の良いものが得られる。また、
第１、第２の抵抗性素子Ｒ３，Ｒ４が形成されたＰ層５
０，６０はトランジスタＴ１のＰ層と直接的に接続され
ていない。そのため、たとえば、トランジスタＴ１のド
レインとなる第２導電型半導体基板２に、ノイズ等によ
り高電圧が発生した場合には、それに伴いＰ層５０，６
０の電位が上昇し、トランジスタＴ２が導通するように
働き、トランジスタＴ１のゲート電位の上昇を防ぐよう
に働く。そのため、ノイズ等によるスイッチングの誤動
作が生じにくいスイッチング装置が実現できる。なお、
Ｐ層５０，６０は直流電位の安定のために、図５の等価
回路で示されるように高抵抗でスイッチング素子のソー
スに接続することができる。

【００４０】また、受光素子は光電変換層が複数積層さ
れてなり、各光電変換層が、その半導体薄膜における波
長λの入射光に対する吸収係数をα（λ）、半導体薄膜
のキャリア収集長をＬとすると、Ｌ≦１／α（λ）とな
る波長の光を光電変換する場合、特に、各光電変換層の
厚みｄ≦Ｌであれば、光電変換効率が良い。つぎに、第
２実施例を説明する。

【００４１】図６は、この発明のスイッチング装置の第
２実施例をあらわし、図７は、このスイッチング装置の
等価回路をあらわす。第１参考例、第２参考例および第
１実施例においては、制御回路用のトランジスタにはノ
ーマリィ・オフ（エンハンスメント）型のものが使われ
ていたが、第２実施例のスイッチング装置Ｓ４では、こ
のトランジスタにノーマリィ・オン型のものが使われて
いる。

【００４２】図６、７に示すように、第２実施例は、第
１実施例と同じ構成のスイッチング素子用トランジスタ
Ｔ１および光電変換素子アレイＤＡ１を備えており、さ
らに、その他に、トランジスタＴ２’および、このトラ
ンジスタＴ２’と第２の光電変換素子アレイＤＡ３から
なる制御回路ＤＲ３を備えている。トランジスタＴ２’
は、図６に示すように、第２導電型半導体基板２の高抵
抗領域２ｂ側の表面に、トランジスタＴ１が形成される
第１導電型領域５’から分離された別の第１導電型領域
であるＰ層５”に形成されている。

【００４３】このＰ層５”の表面には第２導電型領域で
あるｎ⁺ 層８１，８２が離間して形成されている。さら
に、この離間したｎ⁺ 層８１，８２の間をまたぐよう
に、イオン注入等により薄いｎ層８８が形成されてい
る。以上の各領域が形成された半導体基板２の表面に
は、絶縁膜８３を介して、前記ｎ⁺ 層８１，８２の間を
またぐように、Poly Si 等からなる電極８４が形成され
ている。そして、この電極８４をゲートＧ、前記ｎ⁺ 層
８２をソース、ｎ⁺ 層８１をドレイン、薄いｎ層８８を
チャネルとしてディプレッション（ノーマリイ・オン）
型トランジスタＴ２’が構成されている。

【００４４】さらに、このトランジスタＴ１，Ｔ２’が
形成された半導体基板２上に、絶縁膜２０を介して、第
１、第２の光電変換素子アレイＤＡ１，ＤＡ３１が積層
されている。ここで、この第１、第２の光電変換素子ア
レイＤＡ１，ＤＡ３は、図１、３に示した光電変換素子
アレイと同様の構成である。また各素子は、Ni-Cr ある
いはＡｌ等により導電性薄膜、または、In₂O₃ 等により
透明導電膜によって、図６，７に示す接続となってい
る。

【００４５】このように、この発明は制御回路を構成す
るトランジスタのタイプに拘束されることなく設計の自
由度の大きなスイッチング装置を提供できるものであ
る。この発明は、上記実施例に限らない。例えば、スイ
ッチング素子が、バイポーラ型トランジスタであった
り、サイリスタ等他の半導体素子であってもよい。

【００４６】

【発明の効果】この発明にかかるスイッチング装置は、
以上に述べたように、制御回路に用いるトランジスタ
が、スイッチング素子用トランジスタと同様に半導体基
板内に形成され、半導体薄膜で形成する必要がないの
で、受光素子の形態による制限を受けることがなく、ト
ランジスタとしての最適化を容易に達成することができ
る。

【００４７】受光素子が、スイッチング素子および制御
回路用の素子の形成された半導体基板上に積層形成され
ていると、集積化が図り易い。制御回路用のトランジス
タが形成されている逆導電型領域がスイッチング素子用
のトランジスタが形成されている逆導電型領域から分離
されているため、スイッチング素子の誤動作が抑制され
る。

【図面の簡単な説明】

【図１】この発明のスイッチング装置の第１参考例をあ
らわす概略断面図である。

【図２】第１参考例のスイッチング装置の等価回路図で
ある。

【図３】この発明のスイッチング装置の第１実施例をあ
らわす概略断面図である。

【図４】この発明のスイッチング装置の第２参考例をあ
らわす概略断面図である。

【図５】第２参考例のスイッチング装置の等価回路図で
ある。

【図６】この発明のスイッチング装置の第２実施例をあ
らわす概略断面図である。

【図７】第２実施例のスイッチング装置の等価回路図で
ある。

【図８】従来のスイッチング装置をあらわす概略断面図
である。

【図９】従来のスイッチング装置の等価回路図である。

【符号の説明】

２ 第２導電型半導体基板 ５，５’，５” 第１導電型領域 Ｓ１〜Ｓ４ スイッチング装置 ＤＡ１，ＤＡ２ 受光素子 Ｔ１ スイッチング素子 ＤＲ１〜ＤＲ３ 制御回路 Ｒ１，Ｒ３ 第１の抵抗性素子 Ｒ２，Ｒ４ 第２の抵抗性素子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 阪井 淳 大阪府門真市大字門真1048番地 松下電 工株式会社内 (72)発明者 柿手 啓治 大阪府門真市大字門真1048番地 松下電 工株式会社内 審査官 小原 博生 (56)参考文献 特開 昭63−51681（ＪＰ，Ａ) 特開 昭62−106660（ＪＰ，Ａ) 特開 昭62−250719（ＪＰ，Ａ) 特開 昭63−283081（ＪＰ，Ａ) 特開 昭63−283082（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 31/10 - 31/12 H03K 17/78 - 17/795

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板に、光を受けて電力を発生する
   受光素子と、この受光素子が発生する電力により駆動さ
   れるスイッチング素子と、このスイッチング素子を制御
   する制御回路とを備えたスイッチング装置において、前
   記受光素子が前記半導体基板表面に半導体薄膜で積層形
   成された光電変換層により電力を発生するものであり、
   前記半導体基板がその表面部分に複数の逆導電型領域を
   互いに離間させて有するとともにこれら逆導電型領域内
   に半導体基板と同一の導電型の島を有するものであり、
   前記スイッチング素子が前記複数の逆導電型領域のうち
   の一部たる第１の逆導電型領域内の島をソースとし前記
   第１の逆導電型領域外の領域をドレインとすることによ
   り当該第１の逆導電型領域内における前記島と前記外の
   領域で挟まれた部分にチャネルが形成されるようになっ
   ているトランジスタであり、前記制御回路が前記第１の
   逆導電型領域から離間した第２の逆導電型領域内の二つ
   の島をソース、ドレインとするトランジスタを含むもの
   であることを特徴とするスイッチング装置。
2. 【請求項２】受光素子を構成する光電変換層が複数層か
   らなり、各光電変換層が、その半導体薄膜における波長
   λの入射光に対する吸収係数をα（λ）、半導体薄膜の
   キャリア収集長をＬとした場合、Ｌ≦１／α（λ）とな
   る波長の光を光電変換するものからなる請求項１記載の
   スイッチング装置。
3. 【請求項３】制御回路が制御電極および一対の出力端子
   を持つ制御用トランジスタと二つの抵抗性素子からな
   り、これら二つの抵抗素子のうちの少なくとも１つもト
   ランジスタであって、これら制御用トランジスタと抵抗
   性素子たるトランジスタとが半導体基板内の逆導電型領
   域内に形成されている請求項１または２記載のスイッチ
   ング装置。
4. 【請求項４】二つの抵抗性素子のうちの一方がデプレッ
   ションタイプの電界効果型トランジスタからなり、その
   ゲートとソースが互いに接続されて制御用トランジスタ
   の制御電極に接続され、そのドレインが電界効果型トラ
   ンジスタからなるスイッチング素子のゲートに接続され
   ている請求項３記載のスイッチング装置。
5. 【請求項５】二つの抵抗性素子のうちの他方が電界効果
   型トランジスタからなり、そのゲートとドレインが互い
   に接続されて、電界効果型トランジスタからなるスイッ
   チング素子のソースに接続され、そのソースが制御用ト
   ランジスタの制御電極に接続されている請求項３または
   ４記載のスイッチング装置。
6. 【請求項６】制御用トランジスタが電界効果型トランジ
   スタであり、そのしきい値電圧が電界効果型トランジス
   タからなるスイッチング素子のしきい値電圧よりも低く
   なっている請求項３から５までのいずれかに記載のスイ
   ッチング装置。