JP2890441B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、光を受けて半導体薄膜で光電変換がなさ
れ起電力が発生する半導体装置に関する。
れ起電力が発生する半導体装置に関する。
光を受けて半導体薄膜で光電変換がなされ起電力が発
生する半導体装置として、特願昭62−239169号に記載の
ものがある。第10図は、この種の半導体装置を受光部に
使用したスイッチング装置の等価回路をあらわし、第11
図は、半導体装置を中心とした構成をあらわす。この場
合、半導体装置は、光電変換素子アレイDA10として構成
されており、同アレイDA10はスイッチング素子であるト
ランジスタT10のゲート（制御電極）に接続されてい
る。スイッチング装置は、発光素子L1も備えていて、同
発光素子L1の光を光電変換素子アレイDA10が受けて起電
力を発生し、この起電力により、トランジスタT10がス
イッチング動作するようになっている。このスイッチン
グ装置において、光電変換素子アレイDA10が用いられる
のは、トランジスタT10が電界効果型トランジスタ（以
下、適宜「FET」という）等の電圧制御素子であるた
め、FETを駆動させるために通常、数個の光電変換素子D
10を直列に接続し（図中は３個）ソース・ゲート間のし
きい値電圧を越える電圧を発生させなければならないか
らである。光電変換素子D10を直列に接続するために
は、第11図に示すように、光電変換素子D10を島状に別
々に分離形成しておいて、各光電変換素子D10を導電性
薄膜100,101等で接続するようにする。この装置は、従
来用いられている誘電体分離基板（Di基板）の各分離島
上に、光電変換素子を形成する場合に比べ、低コスト
で、実用性の高い装置が提供できるとともに、スイッチ
ング素子が形成された半導体基板上に直接、光電変換素
子アレイを形成することができる等多くの利点を有する
ものである。
生する半導体装置として、特願昭62−239169号に記載の
ものがある。第10図は、この種の半導体装置を受光部に
使用したスイッチング装置の等価回路をあらわし、第11
図は、半導体装置を中心とした構成をあらわす。この場
合、半導体装置は、光電変換素子アレイDA10として構成
されており、同アレイDA10はスイッチング素子であるト
ランジスタT10のゲート（制御電極）に接続されてい
る。スイッチング装置は、発光素子L1も備えていて、同
発光素子L1の光を光電変換素子アレイDA10が受けて起電
力を発生し、この起電力により、トランジスタT10がス
イッチング動作するようになっている。このスイッチン
グ装置において、光電変換素子アレイDA10が用いられる
のは、トランジスタT10が電界効果型トランジスタ（以
下、適宜「FET」という）等の電圧制御素子であるた
め、FETを駆動させるために通常、数個の光電変換素子D
10を直列に接続し（図中は３個）ソース・ゲート間のし
きい値電圧を越える電圧を発生させなければならないか
らである。光電変換素子D10を直列に接続するために
は、第11図に示すように、光電変換素子D10を島状に別
々に分離形成しておいて、各光電変換素子D10を導電性
薄膜100,101等で接続するようにする。この装置は、従
来用いられている誘電体分離基板（Di基板）の各分離島
上に、光電変換素子を形成する場合に比べ、低コスト
で、実用性の高い装置が提供できるとともに、スイッチ
ング素子が形成された半導体基板上に直接、光電変換素
子アレイを形成することができる等多くの利点を有する
ものである。
しかし、このような多くの利点を有する装置において
も、光（例えば発光素子L1）の波長と光電変換素子の感
度の組み合わせの最適化が図られておらず、十分な光電
変換効率が達成されていないのが現状である。
も、光（例えば発光素子L1）の波長と光電変換素子の感
度の組み合わせの最適化が図られておらず、十分な光電
変換効率が達成されていないのが現状である。
光電変換素子においては、第13図（ａ）に示すごと
く、入射光の波長λ、光電変換を行う半導体薄膜Ｍの波
長λの光に対する吸収係数α（λ）、膜厚Ｄ、半導体薄
膜Ｍのキャリア収集長Ｌとすれば、 Ｌ＞Ｄ＞1/α（λ） …（１） （1/α（λ）では光は〔１−1/e〕吸収される） の関係が成り立つ場合に、光電変換素子は最も高い変換
効率を示すと考えられる。
く、入射光の波長λ、光電変換を行う半導体薄膜Ｍの波
長λの光に対する吸収係数α（λ）、膜厚Ｄ、半導体薄
膜Ｍのキャリア収集長Ｌとすれば、 Ｌ＞Ｄ＞1/α（λ） …（１） （1/α（λ）では光は〔１−1/e〕吸収される） の関係が成り立つ場合に、光電変換素子は最も高い変換
効率を示すと考えられる。
逆に、例えば、第13図（ｂ）に示すように、 Ｌ＜1/α（λ）＜Ｄ …（２） の場合には、入射光は半導体薄膜Ｍで完全に吸収される
が、半導体薄膜Ｍ中で発生したキャリアの一部が途中で
消滅し収集されず、発電に寄与しない。
が、半導体薄膜Ｍ中で発生したキャリアの一部が途中で
消滅し収集されず、発電に寄与しない。
また、第13図（ｃ）に示すように、 Ｄ≦Ｌ≦1/α（λ） …（３） の場合には、半導体薄膜Ｍ中で発生したキャリアは完全
に収集されるが、入射光が半導体薄膜Ｍで完全に吸収さ
れずに透過し、入射光の相当部分が発電に寄与できなく
なる。
に収集されるが、入射光が半導体薄膜Ｍで完全に吸収さ
れずに透過し、入射光の相当部分が発電に寄与できなく
なる。
ここで、吸収係数α（λ）、キャリア収集長Ｌは、入
射光の波長λ、半導体薄膜の材料により一義的に決まる
値であり、式（１）に示すごとく Ｌ＞1/α（λ） の場合には光電変換効率が高く問題ないが、 Ｌ≦1/α（λ） の場合には、式（２），（３）に示すように、高効率の
光電変換が難しい。以下、より具体的に説明する。
射光の波長λ、半導体薄膜の材料により一義的に決まる
値であり、式（１）に示すごとく Ｌ＞1/α（λ） の場合には光電変換効率が高く問題ないが、 Ｌ≦1/α（λ） の場合には、式（２），（３）に示すように、高効率の
光電変換が難しい。以下、より具体的に説明する。
例えば、光電変換を行う半導体薄膜としてアモルファ
スシリコンを用いた場合には、高品質の膜で、キャリア
収集長が約１μｍであり、1/α（λ）＝１μｍとなる光
の波長λが6000Åである。ところが、通常、光電変換素
子に光を与える発光素子にはLEDが用いられているが、
この波長領域では発光出力の大きなLEDはなく、現状で
は、光の波長λが6600ÅのLEDが使用されている。ま
た、現実的には最高品質の膜質が得られるとも限らず、
さらに光劣化の問題もあるため、この対策として、膜厚
みを余り厚くすることができない。実際、この対策とし
て、アモルファスシリコンの膜厚Ｄが約6000Å程度の薄
いものが使用されている（式（３）の状態となってい
る）。
スシリコンを用いた場合には、高品質の膜で、キャリア
収集長が約１μｍであり、1/α（λ）＝１μｍとなる光
の波長λが6000Åである。ところが、通常、光電変換素
子に光を与える発光素子にはLEDが用いられているが、
この波長領域では発光出力の大きなLEDはなく、現状で
は、光の波長λが6600ÅのLEDが使用されている。ま
た、現実的には最高品質の膜質が得られるとも限らず、
さらに光劣化の問題もあるため、この対策として、膜厚
みを余り厚くすることができない。実際、この対策とし
て、アモルファスシリコンの膜厚Ｄが約6000Å程度の薄
いものが使用されている（式（３）の状態となってい
る）。
このようなことから、変換効率は最適な組み合わせ
（式（１）の状態）に比べ、約1/3程度にしかすぎな
い。
（式（１）の状態）に比べ、約1/3程度にしかすぎな
い。
それだけでなく、第11図に示すように、各光電変換素
子D10を互いに隔てて形成し接続しているため、電力を
発生しない部分Ｓ（以下「デッド・スペース」と言う）
ができてしまう。このデッド・スペースの割合は、特
に、光電変換素子D10の数が多くなり、セルサイズが小
さくなるに従い増加し、変換効率がより悪くなってく
る。例えば、第12図に示すように、９個の光電変換素子
D10を接続し、全体のセルサイズ（ｌ×ｌ）が1mm×1mm
程度である場合だと、デッド・スペース「Ｓ」が全体の
面積の20％にまで達する。
子D10を互いに隔てて形成し接続しているため、電力を
発生しない部分Ｓ（以下「デッド・スペース」と言う）
ができてしまう。このデッド・スペースの割合は、特
に、光電変換素子D10の数が多くなり、セルサイズが小
さくなるに従い増加し、変換効率がより悪くなってく
る。例えば、第12図に示すように、９個の光電変換素子
D10を接続し、全体のセルサイズ（ｌ×ｌ）が1mm×1mm
程度である場合だと、デッド・スペース「Ｓ」が全体の
面積の20％にまで達する。
この発明は、上記事情に鑑み、前記Ｌ≦1/α（λ）の
関係にある光の波長と半導体薄膜材料の組み合わせによ
るものであっても、Ｌ＞1/α（λ）と同様高い変換効率
が得られ、しかも、光の波長と半導体薄膜材料の組み合
わせや設計自由度を大幅に改善することができ、さらに
は、前記デッド・スペースによる変換効率の低下が抑制
できる半導体装置を提供することを課題とする。
関係にある光の波長と半導体薄膜材料の組み合わせによ
るものであっても、Ｌ＞1/α（λ）と同様高い変換効率
が得られ、しかも、光の波長と半導体薄膜材料の組み合
わせや設計自由度を大幅に改善することができ、さらに
は、前記デッド・スペースによる変換効率の低下が抑制
できる半導体装置を提供することを課題とする。
前記課題を解決するため、請求項１〜７記載の半導体
装置は、以下の構成をとっている。
装置は、以下の構成をとっている。
請求項１〜７記載の発明は、 Ｌ≦1/α（λ）となる波長の光を光電変換する半導体
薄膜を有する光電変換素子が複数重ね合わされてなる構
成をとっている。
薄膜を有する光電変換素子が複数重ね合わされてなる構
成をとっている。
また、重ね合わされた光電変換素子の数が、1/〔α
（λ）・Ｌ〕以上である。
（λ）・Ｌ〕以上である。
さらに、この発明では、重ね合わされた光電変換素子
の光電変換を行う半導体薄膜の合計膜厚;d、重ね合わさ
れた光電変換素子の数;nとするとき、Ｌ＜ｄ＜nL、とな
る構成をとっている。
の光電変換を行う半導体薄膜の合計膜厚;d、重ね合わさ
れた光電変換素子の数;nとするとき、Ｌ＜ｄ＜nL、とな
る構成をとっている。
請求項２記載の発明では、重ね合わされた光電変換素
子の各々で吸収される光量がほぼ等しくなっている。
子の各々で吸収される光量がほぼ等しくなっている。
請求項３記載の発明では、光が入射する側からｍ番目
までの光電変換素子の光電変換を行う半導体薄膜の合計
膜厚Xmが、ほぼ となっている。
までの光電変換素子の光電変換を行う半導体薄膜の合計
膜厚Xmが、ほぼ となっている。
請求項４記載の発明では、半導体装置が、スイッチン
グ素子である電界効果型トランジスタの制御電極にその
起電力が付勢されるように接続されていて、スイッチン
グ装置用受光素子となっている。
グ素子である電界効果型トランジスタの制御電極にその
起電力が付勢されるように接続されていて、スイッチン
グ装置用受光素子となっている。
請求項５記載の発明では、光電変換素子は、電界効果
型トランジスタのしきい値電圧以上の出力電圧を起こせ
るだけの数で重ね合わされている。
型トランジスタのしきい値電圧以上の出力電圧を起こせ
るだけの数で重ね合わされている。
請求項６記載の発明では、スイッチング装置が、制御
回路も備えており、この制御回路が形成されている半導
体基板上に半導体装置が積層されている。
回路も備えており、この制御回路が形成されている半導
体基板上に半導体装置が積層されている。
請求項７記載の発明では、スイッチング素子である電
界効果型トランジスタが形成されている半導体基板上に
半導体装置が設けられている。
界効果型トランジスタが形成されている半導体基板上に
半導体装置が設けられている。
なお、本発明でいう制御回路とは、スイッチング素子
のゲートまたはベース等の制御領域の電荷を受光素子に
光が供給されていないときに放電させる機能を有する回
路である。上記電荷は受光素子からスイッチング素子を
オンさせるためスイッチング素子の制御領域へ供給され
たものである場合の他、スイッチング素子の出力領域へ
印加されたパルス電圧により出力領域−制御領域間の浮
遊容量を通して制御領域に充電されるものも含む。
のゲートまたはベース等の制御領域の電荷を受光素子に
光が供給されていないときに放電させる機能を有する回
路である。上記電荷は受光素子からスイッチング素子を
オンさせるためスイッチング素子の制御領域へ供給され
たものである場合の他、スイッチング素子の出力領域へ
印加されたパルス電圧により出力領域−制御領域間の浮
遊容量を通して制御領域に充電されるものも含む。
請求項１〜７記載の半導体装置では、光電変換を行う
半導体薄膜ひとつひとつはＬ≦1/α（λ）であっても、
各半導体薄膜の厚みを薄くすることにより、キャリヤ収
集長Ｌに起因する変換効率の低下を解消させられる。半
導体薄膜の厚みが薄くて光が透過しやすくなるが、透過
した光をその下側の半導体薄膜で吸収され光電変換に寄
与するため問題ない。また、厚みの薄い半導体薄膜は光
劣化が少なく信頼性が高い。直列接続のかたちをとるの
に、複数の光電変換素子を厚み方向に積層するだけでよ
く、従来必要とされたデッド・スペースの発生を抑制す
ることができる。さらに、光電変換素子を導電性薄膜を
介さずに直に接続できるため、接続ロスも抑えられる。
半導体薄膜ひとつひとつはＬ≦1/α（λ）であっても、
各半導体薄膜の厚みを薄くすることにより、キャリヤ収
集長Ｌに起因する変換効率の低下を解消させられる。半
導体薄膜の厚みが薄くて光が透過しやすくなるが、透過
した光をその下側の半導体薄膜で吸収され光電変換に寄
与するため問題ない。また、厚みの薄い半導体薄膜は光
劣化が少なく信頼性が高い。直列接続のかたちをとるの
に、複数の光電変換素子を厚み方向に積層するだけでよ
く、従来必要とされたデッド・スペースの発生を抑制す
ることができる。さらに、光電変換素子を導電性薄膜を
介さずに直に接続できるため、接続ロスも抑えられる。
また、各光電変換素子の光電変換を行う半導体薄膜の
厚みがキャリア収集長Ｌ以下であったり、重ね合わされ
た光電変換素子の光電変換を行う半導体薄膜の合計膜
厚;d、重ね合わされた光電変換素子の数;nとするとき、
Ｌ＜ｄ＜nL、であったり、重ね合わされた光電変換素子
の数が1/〔α（λ）・Ｌ〕以上であったりすると、変換
効率の高いものとなりやすい。
厚みがキャリア収集長Ｌ以下であったり、重ね合わされ
た光電変換素子の光電変換を行う半導体薄膜の合計膜
厚;d、重ね合わされた光電変換素子の数;nとするとき、
Ｌ＜ｄ＜nL、であったり、重ね合わされた光電変換素子
の数が1/〔α（λ）・Ｌ〕以上であったりすると、変換
効率の高いものとなりやすい。
以下、この発明にかかる半導体装置を、その一実施例
をあらわす図面を参照しながら詳しく説明する。
をあらわす図面を参照しながら詳しく説明する。
第１図は、この発明にかかる半導体装置の第１実施例
である受光素子をあらわす。
である受光素子をあらわす。
この受光素子１では、Ｌ≦1/α（λ）の関係にある半
導体薄膜を有する光電変換素子を２層以上積層すること
により構成される（第１図は便宜上３層である）。光電
変換素子は、1/〔α（λ）Ｌ〕以上の数が積層されるこ
とが好ましい。
導体薄膜を有する光電変換素子を２層以上積層すること
により構成される（第１図は便宜上３層である）。光電
変換素子は、1/〔α（λ）Ｌ〕以上の数が積層されるこ
とが好ましい。
半導体装置１では、まず、絶縁基板２の表面に好まし
くは、Ni−CrやAl等の導電性薄膜20が形成される。つぎ
に、アモルファスシリコン等からなるＬ≦1/α（λ）の
関係を満たす半導体薄膜を有する光電変換素子D1,D1a,D
1b…を積層形成する。すなわち、第１導電型半導体層
（例えばＰ層）21、比較的価電子制御不純物濃度の少な
い半導体層（例えばｉ層，この発明の光電変換を行う半
導体薄膜）22、および逆導電型の半導体層（例えばｎ
層）23がこの順序で積層され第１の光電変換素子D1が形
成される。さらにその上に、第２の光電変換素子D1a
が、第１の光電変換素子D1と同じ積層順序、つまり、第
１導電型半導体層21a、比較的価電子制御不純物濃度の
少ない半導体層（この発明の光電変換を行う半導体薄
膜）22a、および逆導電型半導体層23aの順に積層され形
成される。ついで、その上には第３の光電変換素子D1b
が、やはり、第１導電型半導体層21b、比較的価電子制
御不純物濃度の少ない半導体層（この発明の光電変換を
行う半導体薄膜）22b、および逆導電型半導体層23bの順
に積層され形成される。さらに、続けて、第４の光電変
換素子…が形成され、最後に、In2O3等からなる光透過
性の導電膜24が形成されて、受光素子１が構成される。
なお、第１導電型の半導体層21,21a,21b,…、および、
逆導電型の半導体層23,23a,23b…は現在問題にしている
波長λの光を吸収する材料である必要はなく、例えば、
アモルファスSiCマイクロクリスタルSiで構成されても
よい。
くは、Ni−CrやAl等の導電性薄膜20が形成される。つぎ
に、アモルファスシリコン等からなるＬ≦1/α（λ）の
関係を満たす半導体薄膜を有する光電変換素子D1,D1a,D
1b…を積層形成する。すなわち、第１導電型半導体層
（例えばＰ層）21、比較的価電子制御不純物濃度の少な
い半導体層（例えばｉ層，この発明の光電変換を行う半
導体薄膜）22、および逆導電型の半導体層（例えばｎ
層）23がこの順序で積層され第１の光電変換素子D1が形
成される。さらにその上に、第２の光電変換素子D1a
が、第１の光電変換素子D1と同じ積層順序、つまり、第
１導電型半導体層21a、比較的価電子制御不純物濃度の
少ない半導体層（この発明の光電変換を行う半導体薄
膜）22a、および逆導電型半導体層23aの順に積層され形
成される。ついで、その上には第３の光電変換素子D1b
が、やはり、第１導電型半導体層21b、比較的価電子制
御不純物濃度の少ない半導体層（この発明の光電変換を
行う半導体薄膜）22b、および逆導電型半導体層23bの順
に積層され形成される。さらに、続けて、第４の光電変
換素子…が形成され、最後に、In2O3等からなる光透過
性の導電膜24が形成されて、受光素子１が構成される。
なお、第１導電型の半導体層21,21a,21b,…、および、
逆導電型の半導体層23,23a,23b…は現在問題にしている
波長λの光を吸収する材料である必要はなく、例えば、
アモルファスSiCマイクロクリスタルSiで構成されても
よい。
また、従来技術で述べたように、スイッチング素子で
あるFET等の電圧制御素子を駆動させる場合には、ソー
ス・ゲート間のしきい値電圧を越える電圧を得るため
に、複数個の光電変換素子を直列に接続する必要がある
けれど、従来では、デッド・スペースの割合が増え、変
換効率が下がる要因となる。
あるFET等の電圧制御素子を駆動させる場合には、ソー
ス・ゲート間のしきい値電圧を越える電圧を得るため
に、複数個の光電変換素子を直列に接続する必要がある
けれど、従来では、デッド・スペースの割合が増え、変
換効率が下がる要因となる。
しかし、受光素子１においては、導電性薄膜20,24間
の各光電変換素子が直列に接続されたかたちとなていて
も、第２図にみるように、デッド・スペースが殆どない
状態である。デッド・スペースによる交換効率の低下が
妨げるのである。第２図と第12図とを比較すれば、デッ
ド・スペースの問題が改善されていることがよく分か
る。しかも、従来は光電変換素子間の接続部（第11図の
薄膜100と薄膜101の接触部分）が露出していたが、これ
も解消されるため、導電性薄膜の電解腐蝕等の電気化学
反応に対しても強く、信頼性が高まる。また、光電変換
素子同士の間を導電性薄膜を設けることなく直に接続で
き、接続ロスをなくすることもできる。
の各光電変換素子が直列に接続されたかたちとなていて
も、第２図にみるように、デッド・スペースが殆どない
状態である。デッド・スペースによる交換効率の低下が
妨げるのである。第２図と第12図とを比較すれば、デッ
ド・スペースの問題が改善されていることがよく分か
る。しかも、従来は光電変換素子間の接続部（第11図の
薄膜100と薄膜101の接触部分）が露出していたが、これ
も解消されるため、導電性薄膜の電解腐蝕等の電気化学
反応に対しても強く、信頼性が高まる。また、光電変換
素子同士の間を導電性薄膜を設けることなく直に接続で
き、接続ロスをなくすることもできる。
次に、この受光素子の設計の仕方について説明する。
第３図に示すように、入射光は裏面の導電性薄膜20で
完全に反射され、第５図に示すように、この反射光も発
電に寄与するものと考えると、表面からＸ離れた位置に
おける光の吸収量は、 入射光；IO（１−ｅ−α（λ）・Ｘ） 反射光；IO（ｅ−α（λ）・（2d−Ｘ）−ｅ
−２α（λ）・ｄ） で与えられる。ここで、I0は入射光強度、ｄは積層され
た光電変換を行う半導体薄膜全体の膜厚である。ここで
は簡単のために第１導電型および逆導電型の半導体層は
光学ギャップが広く膜厚が薄いので光の吸収が無視でき
るものとする。
完全に反射され、第５図に示すように、この反射光も発
電に寄与するものと考えると、表面からＸ離れた位置に
おける光の吸収量は、 入射光；IO（１−ｅ−α（λ）・Ｘ） 反射光；IO（ｅ−α（λ）・（2d−Ｘ）−ｅ
−２α（λ）・ｄ） で与えられる。ここで、I0は入射光強度、ｄは積層され
た光電変換を行う半導体薄膜全体の膜厚である。ここで
は簡単のために第１導電型および逆導電型の半導体層は
光学ギャップが広く膜厚が薄いので光の吸収が無視でき
るものとする。
また、第４図に示すように、積層された光電変換素子
数ｎ、表面からｍ番目（ｍ≦ｎ）までの素子の表面から
積算した半導体薄膜厚さをXmとすると、 まず、表面からXmの間で吸収される光量Imは、 Im＝IO（１−ｅ−α（λ）・Xm）＋IO（ｅ
−α（λ）・（2d−Xm）−ｅ−２α（λ）・ｄ） …（４） となる。次に、積層された光電変換素子全体で吸収され
る光量Itは、 It＝IO（１−ｅ−２α（λ）・ｄ） …（５） となり、ｎ個の光電変換素子の各々で吸収される光量が
等しくなるようにするとImは、 となる。したがって式（４），（６）の関係より となり、この式より の関係式（dm＝ｄ−Xm）が得られる。この式（７）によ
り、入射光の波長λ、半導体薄膜材料のα、および積層
される光電変換素子数ｎが決まれば、この発明の光電変
換素子が設計できるのである。後に述べる具体例でもわ
かるように式（７）で決められる各層の半導体膜厚は著
しく大きな変化はないので、各層膜厚が10％程度の変化
をしても、諸特性に大きな変化を及ぼすことは少ない。
ただし、この設計においても、各光電変換素子の光電変
換を行う半導体薄膜の膜厚がキャリア収集長Ｌより小さ
い条件を満たしていることが特に好ましい。なかでも、
設計上、最下層の光電変換素子の光電変換を行う半導体
薄膜の膜厚が最も厚くなるため、 を満たしていることが特に望ましい。
数ｎ、表面からｍ番目（ｍ≦ｎ）までの素子の表面から
積算した半導体薄膜厚さをXmとすると、 まず、表面からXmの間で吸収される光量Imは、 Im＝IO（１−ｅ−α（λ）・Xm）＋IO（ｅ
−α（λ）・（2d−Xm）−ｅ−２α（λ）・ｄ） …（４） となる。次に、積層された光電変換素子全体で吸収され
る光量Itは、 It＝IO（１−ｅ−２α（λ）・ｄ） …（５） となり、ｎ個の光電変換素子の各々で吸収される光量が
等しくなるようにするとImは、 となる。したがって式（４），（６）の関係より となり、この式より の関係式（dm＝ｄ−Xm）が得られる。この式（７）によ
り、入射光の波長λ、半導体薄膜材料のα、および積層
される光電変換素子数ｎが決まれば、この発明の光電変
換素子が設計できるのである。後に述べる具体例でもわ
かるように式（７）で決められる各層の半導体膜厚は著
しく大きな変化はないので、各層膜厚が10％程度の変化
をしても、諸特性に大きな変化を及ぼすことは少ない。
ただし、この設計においても、各光電変換素子の光電変
換を行う半導体薄膜の膜厚がキャリア収集長Ｌより小さ
い条件を満たしていることが特に好ましい。なかでも、
設計上、最下層の光電変換素子の光電変換を行う半導体
薄膜の膜厚が最も厚くなるため、 を満たしていることが特に望ましい。
さらに、より具体的に説明する。
従来技術で述べた述べた問題点の一例として挙げた66
00ÅのLEDの光を受けるアモルファスシリコンにより形
成された光電変換素子の組み合わせにおいて、９個の光
電変換素子D1〜D9が９個積層された受光素子を作成し
た。各光電変換素子の厚みは、第６図に示すとおりであ
る。同図に示すように、6600Åの光をアモルファスシリ
コンで吸収するためには３μｍ程度の膜厚が必要であ
る。ところが、通常アモルファスシリコン光電変換素子
の膜厚は6000Å程度であり、この膜厚で吸収できる光量
は、図中Ｉに一点鎖線で示すように、膜厚が３μｍの場
合（図中IIに実線で示す）に比べて約1/3程度である。
なお、第６図では、Ａ＝Ｂ＋Ｂ′＝Ｃ＋Ｃ′＝Ｄ＋Ｄ′
＝…である。
00ÅのLEDの光を受けるアモルファスシリコンにより形
成された光電変換素子の組み合わせにおいて、９個の光
電変換素子D1〜D9が９個積層された受光素子を作成し
た。各光電変換素子の厚みは、第６図に示すとおりであ
る。同図に示すように、6600Åの光をアモルファスシリ
コンで吸収するためには３μｍ程度の膜厚が必要であ
る。ところが、通常アモルファスシリコン光電変換素子
の膜厚は6000Å程度であり、この膜厚で吸収できる光量
は、図中Ｉに一点鎖線で示すように、膜厚が３μｍの場
合（図中IIに実線で示す）に比べて約1/3程度である。
なお、第６図では、Ａ＝Ｂ＋Ｂ′＝Ｃ＋Ｃ′＝Ｄ＋Ｄ′
＝…である。
前記式（７）にしたがって、全体の膜厚を３μｍとし
て、各光電変換素子D1〜D9の膜厚を設計した場合、6600
Åの光をほぼ完全に吸収でき、かつ、各層の光電変換素
子の膜厚は3000〜4000Å程度と通常の素子の約1/2の膜
厚ですむことが分かる。このように各光電変換素子の膜
厚が薄くできるため、キャリア収集長からくる効率低下
やさらに、アモルファスシリコン特有の光劣化特性が大
幅に改善できることになる。
て、各光電変換素子D1〜D9の膜厚を設計した場合、6600
Åの光をほぼ完全に吸収でき、かつ、各層の光電変換素
子の膜厚は3000〜4000Å程度と通常の素子の約1/2の膜
厚ですむことが分かる。このように各光電変換素子の膜
厚が薄くできるため、キャリア収集長からくる効率低下
やさらに、アモルファスシリコン特有の光劣化特性が大
幅に改善できることになる。
このように、この発明においては、波長λ、吸収係数
α、キャリア収集長Ｌにより一義的に決定されてしまう
発電効率を大幅に向上させることができるのである。
α、キャリア収集長Ｌにより一義的に決定されてしまう
発電効率を大幅に向上させることができるのである。
続いて、この発明の半導体装置にかかる第２実施例で
ある受光素子の説明を行う。
ある受光素子の説明を行う。
第７図は、第２実施例の受光素子を受光部とするスイ
ッチング装置をあらわし、第８図は、その等価回路をあ
らわす。
ッチング装置をあらわし、第８図は、その等価回路をあ
らわす。
このスイッチング装置は、受光素子１′、スイッチン
グ素子である電界効果型トランジスタT1、および、制御
回路DR1より構成されており、制御回路DR1は、電界効果
型トランジスタT2、第１の抵抗性素子RA11、第２の抵抗
性素子RA12よりなる。
グ素子である電界効果型トランジスタT1、および、制御
回路DR1より構成されており、制御回路DR1は、電界効果
型トランジスタT2、第１の抵抗性素子RA11、第２の抵抗
性素子RA12よりなる。
受光素子１′は、トランジスタT1および制御回路DR1
が設けられた半導体基板30の上に積層形成されている。
が設けられた半導体基板30の上に積層形成されている。
スイッチング素子であるトランジスタT1は、以下のよ
うな構成である。すなわち、第２導電型の低抵抗（例え
ばn+型）領域30aと高抵抗（例えばｎ型）領域30bを有す
る第２導電型半導体基板30の前記高抵抗領域30b側の表
面に、第１導電型領域である複数のＰ層40,40a…、Ｐ層
50の一部が、互いに離間して形成されている。各Ｐ層4
0,40a…、Ｐ層50の一部内の表面には、さらに、第２導
電型領域であるn+層41,41a…が形成されている。ここで
41と41aは断面図外で接続されている。
うな構成である。すなわち、第２導電型の低抵抗（例え
ばn+型）領域30aと高抵抗（例えばｎ型）領域30bを有す
る第２導電型半導体基板30の前記高抵抗領域30b側の表
面に、第１導電型領域である複数のＰ層40,40a…、Ｐ層
50の一部が、互いに離間して形成されている。各Ｐ層4
0,40a…、Ｐ層50の一部内の表面には、さらに、第２導
電型領域であるn+層41,41a…が形成されている。ここで
41と41aは断面図外で接続されている。
以上の各領域が形成された半導体基板30の表面上に
は、絶縁膜44を介して、前記各Ｐ層40,40a…、Ｐ層50の
間をまたぐように、Poly Si等からなる電極45…が形成
されている。そして、この電極45を絶縁ゲートＧ、前記
n+層41をソースＳ、各Ｐ層40,40aのまわりのｎ型の半導
体基板30をドレインＤ、前記n+層41とｎ型半導体基板30
とで挟まれたＰ層40,40a,50表面をチャネル形成領域と
して、複数の二重拡散型の電界効果型トランジスタT1が
構成されることとなるのである。
は、絶縁膜44を介して、前記各Ｐ層40,40a…、Ｐ層50の
間をまたぐように、Poly Si等からなる電極45…が形成
されている。そして、この電極45を絶縁ゲートＧ、前記
n+層41をソースＳ、各Ｐ層40,40aのまわりのｎ型の半導
体基板30をドレインＤ、前記n+層41とｎ型半導体基板30
とで挟まれたＰ層40,40a,50表面をチャネル形成領域と
して、複数の二重拡散型の電界効果型トランジスタT1が
構成されることとなるのである。
さらに、各電極45…の上面には、保護膜を兼ねた絶縁
膜44bが形成されており、その上に各トランジスタT1間
にわたってAl等の導電性薄膜46が形成されている。この
導電性薄膜46は、図にみるように、各n+層41…および各
Ｐ層40…とコンタクトしており、ソース電極として使用
されるものである。一方、各電極45…は図示していない
ところで接続されており、また、各トランジスタT1のド
レインは、前述したように１つの半導体基板30の一部で
あるため、これも電気的に接続されている。したがっ
て、各トランジスタT1…は並列に接続されていることに
なる。
膜44bが形成されており、その上に各トランジスタT1間
にわたってAl等の導電性薄膜46が形成されている。この
導電性薄膜46は、図にみるように、各n+層41…および各
Ｐ層40…とコンタクトしており、ソース電極として使用
されるものである。一方、各電極45…は図示していない
ところで接続されており、また、各トランジスタT1のド
レインは、前述したように１つの半導体基板30の一部で
あるため、これも電気的に接続されている。したがっ
て、各トランジスタT1…は並列に接続されていることに
なる。
次に、制御回路DR1用のトランジスタT2を説明する。
すなわち、前記第２導電型の半導体基板30の高抵抗領域
30b側の表面に、第１導電型領域であるＰ層50が形成さ
れ、さらに、このＰ層50の表面には、第２導電型領域で
あるn+層51,52が離間して形成されている。
すなわち、前記第２導電型の半導体基板30の高抵抗領域
30b側の表面に、第１導電型領域であるＰ層50が形成さ
れ、さらに、このＰ層50の表面には、第２導電型領域で
あるn+層51,52が離間して形成されている。
以上の各領域が形成された半導体基板30の表面上に
は、絶縁膜53を介して、前記n+層51,52の間をまたぐよ
うに、Poly Si等からなる電極54が形成されている。
は、絶縁膜53を介して、前記n+層51,52の間をまたぐよ
うに、Poly Si等からなる電極54が形成されている。
そして、この電極54を絶縁ゲートＧ、前記n+層51,52
をソースＳまたはドレインＤ（図ではn+層52をソース、
n+層51をドレインとしている）とし、前記n+層51,52で
挟まれたＰ層50の表面をチャネル形成領域として、トラ
ンジスタT2が構成される。
をソースＳまたはドレインＤ（図ではn+層52をソース、
n+層51をドレインとしている）とし、前記n+層51,52で
挟まれたＰ層50の表面をチャネル形成領域として、トラ
ンジスタT2が構成される。
なお、第１実施例ではトランジスタT2は、トランジス
タT1が形成される第１導電型領域50に形成されている
が、これとは異なる別途設けられた第１導電型領域にト
ランジスタT2を形成することもできる。さらには、第１
導電型領域の中に作られた第２導電型領域を使って制御
回路用の素子が形成されるようであってもよい。また、
トランジスタT2のしきい電圧は、トランジスタT1のしき
い電圧よりも低くされている。
タT1が形成される第１導電型領域50に形成されている
が、これとは異なる別途設けられた第１導電型領域にト
ランジスタT2を形成することもできる。さらには、第１
導電型領域の中に作られた第２導電型領域を使って制御
回路用の素子が形成されるようであってもよい。また、
トランジスタT2のしきい電圧は、トランジスタT1のしき
い電圧よりも低くされている。
第１の抵抗性素子RA11は、トランジスタT2と同様の構
成を有する。すなわち、第１導電型領域であるＰ層60が
第２導電型半導体基板30の１面に形成され、さらに、Ｐ
層60の表面には、第２導電型領域であるn+層61,62が離
間して形成されている。これらの各領域が形成された半
導体基板30表面には、絶縁膜63を介して、前記n+層61,6
2の間をまたぐように、Poly Si等からなる電極64が形成
されている。そして、この電極64をゲート、前記n+層62
をドレイン、前記n+層61をソースとし、ドレインとゲー
トが図に示すようにAl等の導電膜65により接続されてい
て、整流特性を持つ非線型な抵抗性素子RA11が構成され
る。
成を有する。すなわち、第１導電型領域であるＰ層60が
第２導電型半導体基板30の１面に形成され、さらに、Ｐ
層60の表面には、第２導電型領域であるn+層61,62が離
間して形成されている。これらの各領域が形成された半
導体基板30表面には、絶縁膜63を介して、前記n+層61,6
2の間をまたぐように、Poly Si等からなる電極64が形成
されている。そして、この電極64をゲート、前記n+層62
をドレイン、前記n+層61をソースとし、ドレインとゲー
トが図に示すようにAl等の導電膜65により接続されてい
て、整流特性を持つ非線型な抵抗性素子RA11が構成され
る。
また、第２の抵抗性素子RA12も、トランジスタT2と同
様の構成を有する。すなわち、第１導電領域であるＰ層
70が第２導電型半導体基板30の表面に形成され、さら
に、Ｐ層70の表面には、第２導電型領域であるn+層71,7
2が離間して形成されている。そして、離間したn+層71,
72の間をまたぐように、ノーマリイ・オン（ディプレッ
ション）型とするための薄いｎ層73が形成されている。
その後、これらの各領域が形成された半導体基板30表面
には、絶縁膜74を介して、前記n+層71,72の間をまたぐ
ように、Poly Si等からなる電極75が形成されている。
そして、この電極75をゲート、前記n+層72をドレイン、
前記n+層71をソースとし、ゲートとソースが図に示すよ
うにAl等の導電膜76により接続されていて、高抵抗とな
る第２の抵抗性素子RA12が構成される。なお、Ｐ層60,7
0は直流電位を安定させるために第８図の如く抵抗を介
してトランジスタT1のソースへ接続されることが多い。
様の構成を有する。すなわち、第１導電領域であるＰ層
70が第２導電型半導体基板30の表面に形成され、さら
に、Ｐ層70の表面には、第２導電型領域であるn+層71,7
2が離間して形成されている。そして、離間したn+層71,
72の間をまたぐように、ノーマリイ・オン（ディプレッ
ション）型とするための薄いｎ層73が形成されている。
その後、これらの各領域が形成された半導体基板30表面
には、絶縁膜74を介して、前記n+層71,72の間をまたぐ
ように、Poly Si等からなる電極75が形成されている。
そして、この電極75をゲート、前記n+層72をドレイン、
前記n+層71をソースとし、ゲートとソースが図に示すよ
うにAl等の導電膜76により接続されていて、高抵抗とな
る第２の抵抗性素子RA12が構成される。なお、Ｐ層60,7
0は直流電位を安定させるために第８図の如く抵抗を介
してトランジスタT1のソースへ接続されることが多い。
一方、受光素子１′は、前記半導体基板30上に絶縁膜
33を介して設けられている。すなわち、Ni−Cr等よりな
る導電性薄膜電極310が形成され、さらにその上に、ア
モルファスシリコン等からなる第１導電型（たとえばＰ
型）半導体層320、比較的価電子制御不純物濃度の少な
い半導体層（光電変換を行う半導体層）330、第２導電
型（たとえばｎ型）半導体層340がこの順序に積層され
１つの光電変換素子D1が構成され、さらに、その上に同
様な層構成で必要な数だけの光電変換素子D2,D3…が厚
さ方向に積層されている。その後、In2O3等による透明
導電電極350が形成され、受光素子１′が構成されてい
る。
33を介して設けられている。すなわち、Ni−Cr等よりな
る導電性薄膜電極310が形成され、さらにその上に、ア
モルファスシリコン等からなる第１導電型（たとえばＰ
型）半導体層320、比較的価電子制御不純物濃度の少な
い半導体層（光電変換を行う半導体層）330、第２導電
型（たとえばｎ型）半導体層340がこの順序に積層され
１つの光電変換素子D1が構成され、さらに、その上に同
様な層構成で必要な数だけの光電変換素子D2,D3…が厚
さ方向に積層されている。その後、In2O3等による透明
導電電極350が形成され、受光素子１′が構成されてい
る。
このようにして形成された各素子間は、Ni−Crあるい
はAl等による導電性薄膜、またはIn2O3等による透明導
電膜によって第７図に示すように接続され、また、受光
素子１′と半導体基板30との接続は、絶縁膜33の一部を
エッチング等により除去して接続される。
はAl等による導電性薄膜、またはIn2O3等による透明導
電膜によって第７図に示すように接続され、また、受光
素子１′と半導体基板30との接続は、絶縁膜33の一部を
エッチング等により除去して接続される。
また、第９図に示すように、受光素子１′は、トラン
ジスタT1が形成されていなくて、制御回路DR1、すなわ
ち、トタンジスタT2、抵抗性素子RA11,RA12のみが形成
された半導体基板30′上に積層した構成とすることもで
きる。第９図において、第７図と同一の符号を付したも
のは同じものであるので、説明は省略する。
ジスタT1が形成されていなくて、制御回路DR1、すなわ
ち、トタンジスタT2、抵抗性素子RA11,RA12のみが形成
された半導体基板30′上に積層した構成とすることもで
きる。第９図において、第７図と同一の符号を付したも
のは同じものであるので、説明は省略する。
また、第７図、第９図においては、トランジスタT2が
ノーマリィ・オフ型のものが使用されているが、トラン
ジスタT2として、ノーマリィ・オン型のものを用いるよ
うにしてもよい。
ノーマリィ・オフ型のものが使用されているが、トラン
ジスタT2として、ノーマリィ・オン型のものを用いるよ
うにしてもよい。
なお、第7,9図のスイッチング装置は、受光素子１′
が光を受けると、スイッチング素子が導通状態となり、
光を受けなくなると、スイッチング素子は遮断状態とな
るよう動作する。
が光を受けると、スイッチング素子が導通状態となり、
光を受けなくなると、スイッチング素子は遮断状態とな
るよう動作する。
この発明は上記実施例に限らない。例えば、この発明
の半導体装置に発光素子が光電変換素子の上に電気絶縁
状態で積層形成される等して一体的に形成されているよ
うな構成でもよい。
の半導体装置に発光素子が光電変換素子の上に電気絶縁
状態で積層形成される等して一体的に形成されているよ
うな構成でもよい。
請求項１〜７記載の半導体装置は、以上に述べたよう
に、Ｌ≦1/α（λ）の光電変換を行う半導体薄膜を有す
る光電変換素子を複数積層することにより、キャリヤ収
集長Ｌに起因する変換効率の低下、接続ロス、デッド・
スペース等が解消し、設計面での自由度が広くなり、し
かも、光劣化が少なくて信頼性が高い。
に、Ｌ≦1/α（λ）の光電変換を行う半導体薄膜を有す
る光電変換素子を複数積層することにより、キャリヤ収
集長Ｌに起因する変換効率の低下、接続ロス、デッド・
スペース等が解消し、設計面での自由度が広くなり、し
かも、光劣化が少なくて信頼性が高い。
各光電変換素子の厚みが、キャリア収集長Ｌ以下であ
ると、変換効率が一層高くなる。
ると、変換効率が一層高くなる。
第１図は、この発明の第１実施例をあらわす断面図、第
２図は、第１実施例の平面図、第３図は、第１実施例の
光電変換素子中を透過する光をあらわす説明図、第４図
は、この発明の半導体装置における積層形成された光電
変換素子の光電変換を行う半導体薄膜の部分のみを模式
的にあらわす説明図、第５図は、積層形成された光電変
換素子部分での光の吸収をあらわす説明図、第６図は、
この発明の半導体装置における積層個数９個の光電変換
素子部分での光の吸収をあらわす説明図、第７図は、第
２実施例を用いたスイッチング装置の例をあらわす断面
図、第８図は、このスイッチング装置の等価回路図、第
９図は、第２実施例を用いたスイッチング装置の他の例
をあらわす断面図、第10図は、従来のスイッチング装置
の等価回路図、第11図は、このスイッチング装置におけ
る受光部まわりの断面図、第12図は、受光部の平面図、
第13図（ａ），（ｂ），（ｃ）は、それぞれ、半導体薄
膜における光電変換作用を模式的にあらわす説明図であ
る。 1,1′…受光素子（半導体装置）、D1〜D9…光電変換素
子、T1…スイッチング素子用のトランジスタ、T2…制御
回路用のトランジスタ、DR1…制御回路、RA11,RA12…抵
抗性素子
２図は、第１実施例の平面図、第３図は、第１実施例の
光電変換素子中を透過する光をあらわす説明図、第４図
は、この発明の半導体装置における積層形成された光電
変換素子の光電変換を行う半導体薄膜の部分のみを模式
的にあらわす説明図、第５図は、積層形成された光電変
換素子部分での光の吸収をあらわす説明図、第６図は、
この発明の半導体装置における積層個数９個の光電変換
素子部分での光の吸収をあらわす説明図、第７図は、第
２実施例を用いたスイッチング装置の例をあらわす断面
図、第８図は、このスイッチング装置の等価回路図、第
９図は、第２実施例を用いたスイッチング装置の他の例
をあらわす断面図、第10図は、従来のスイッチング装置
の等価回路図、第11図は、このスイッチング装置におけ
る受光部まわりの断面図、第12図は、受光部の平面図、
第13図（ａ），（ｂ），（ｃ）は、それぞれ、半導体薄
膜における光電変換作用を模式的にあらわす説明図であ
る。 1,1′…受光素子（半導体装置）、D1〜D9…光電変換素
子、T1…スイッチング素子用のトランジスタ、T2…制御
回路用のトランジスタ、DR1…制御回路、RA11,RA12…抵
抗性素子
フロントページの続き (72)発明者 柿手 啓治 大阪府門真市大字門真1048番地 松下電 工株式会社内 合議体 審判長 内野 春喜 審判官 松本 悟 審判官 関根 恒也 (56)参考文献 特開 昭55−125680（ＪＰ，Ａ)
Claims (7)
- 【請求項１】光を受けて半導体薄膜で光電変換がなされ
て起電力が発生する半導体装置において、 Ｌ≦1/α（λ）となる実質的に単一波長の光を光電変換
する半導体薄膜を有する光電変換素子が複数重ね合わさ
れてなり、 重ね合わされた光電変換素子の数が、1/〔α（λ）・
Ｌ〕以上であり、重ね合わされた光電変換素子の光電変
換を行う半導体薄膜の合計膜厚;d、重ね合わされた光電
変換素子の数;nとするとき、Ｌ＜ｄ＜nL、である ことを特徴とする半導体装置。 - 【請求項２】重ね合わされた光電変換素子の各々で吸収
される光量がほぼ等しくなる請求項１に記載の半導体装
置。 - 【請求項３】光が入射する側からｍ番目までの光電変換
素子の光電変換を行う半導体薄膜の合計膜厚Xmがほぼ である請求項２に記載の半導体装置。 - 【請求項４】半導体装置が、スイッチング素子である電
界効果型トランジスタの制御電極にその起電力が付勢さ
れるように接続されていて、スイッチング装置用受光素
子となっている請求項１から３までのいずれかに記載の
半導体装置。 - 【請求項５】光電変換素子は、電界効果型トランジスタ
のしきい値電圧以上の出力電圧を起こさせるだけの数で
重ね合わされてなる請求項４記載の半導体装置。 - 【請求項６】スイッチング装置が、制御回路も備えてお
り、この制御回路が形成されている半導体基板上に半導
体装置が積層されてなる請求項４または５に記載の半導
体装置。 - 【請求項７】スイッチング素子である電界効果型トラン
ジスタが形成されている半導体基板上に半導体装置が設
けられてなる請求項４または５に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1044123A JP2890441B2 (ja) | 1989-02-23 | 1989-02-23 | 半導体装置 |
| US07/480,203 US5047090A (en) | 1989-02-23 | 1990-02-14 | Semiconductor device |
| GB9003506A GB2228826B (en) | 1989-02-23 | 1990-02-15 | Semiconductor device |
| DE19904005835 DE4005835C2 (de) | 1989-02-23 | 1990-02-23 | Verfahren zum Betrieb eines photoelektrischen Wandlers und photoelektrischen Wandler zur Durchführung des Verfahrens |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1044123A JP2890441B2 (ja) | 1989-02-23 | 1989-02-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02222582A JPH02222582A (ja) | 1990-09-05 |
| JP2890441B2 true JP2890441B2 (ja) | 1999-05-17 |
Family
ID=12682828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1044123A Expired - Lifetime JP2890441B2 (ja) | 1989-02-23 | 1989-02-23 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5047090A (ja) |
| JP (1) | JP2890441B2 (ja) |
| GB (1) | GB2228826B (ja) |
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| US5298086A (en) * | 1992-05-15 | 1994-03-29 | United Solar Systems Corporation | Method for the manufacture of improved efficiency tandem photovoltaic device and device manufactured thereby |
| US5296715A (en) * | 1992-12-21 | 1994-03-22 | The United States Of America As Represented By The Department Of Energy | Optically isolated signal coupler with linear response |
| IT1272248B (it) * | 1994-05-12 | 1997-06-16 | Univ Roma | Fotorivelatore a spettro variabile controllato in tensione, per applicazioni di rivelazione e ricostruzione di immagini bidimensionalia colori |
| JP4294745B2 (ja) | 1997-09-26 | 2009-07-15 | 株式会社半導体エネルギー研究所 | 光電変換装置の作製方法 |
| US7030551B2 (en) | 2000-08-10 | 2006-04-18 | Semiconductor Energy Laboratory Co., Ltd. | Area sensor and display apparatus provided with an area sensor |
| JP4086629B2 (ja) * | 2002-11-13 | 2008-05-14 | キヤノン株式会社 | 光起電力素子 |
| DE102016001387A1 (de) * | 2016-02-09 | 2017-08-10 | Azur Space Solar Power Gmbh | Empfängerbaustein |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55125680A (en) * | 1979-03-20 | 1980-09-27 | Yoshihiro Hamakawa | Photovoltaic element |
| US4376228A (en) * | 1979-07-16 | 1983-03-08 | Massachusetts Institute Of Technology | Solar cells having ultrathin active layers |
| US4320247A (en) * | 1980-08-06 | 1982-03-16 | Massachusetts Institute Of Technology | Solar cell having multiple p-n junctions and process for producing same |
| US4400221A (en) * | 1981-07-08 | 1983-08-23 | The United States Of America As Represented By The Secretary Of The Air Force | Fabrication of gallium arsenide-germanium heteroface junction device |
| JPS61219184A (ja) * | 1985-03-25 | 1986-09-29 | Matsushita Electric Works Ltd | 半導体装置 |
| JPS62256484A (ja) * | 1986-04-29 | 1987-11-09 | Sharp Corp | 光入力型ｍｏｓトランジスタ |
| JPS63293887A (ja) * | 1987-05-26 | 1988-11-30 | Nippon Denso Co Ltd | 光入力型半導体素子 |
| JPS6481522A (en) * | 1987-09-24 | 1989-03-27 | Agency Ind Science Techn | Optical control circuit and semiconductor device constituting said circuit |
-
1989
- 1989-02-23 JP JP1044123A patent/JP2890441B2/ja not_active Expired - Lifetime
-
1990
- 1990-02-14 US US07/480,203 patent/US5047090A/en not_active Expired - Lifetime
- 1990-02-15 GB GB9003506A patent/GB2228826B/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02222582A (ja) | 1990-09-05 |
| US5047090A (en) | 1991-09-10 |
| GB2228826B (en) | 1993-01-27 |
| GB2228826A (en) | 1990-09-05 |
| GB9003506D0 (en) | 1990-04-11 |
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