JPS6399616A

JPS6399616A - 固体リレ−及びその製造方法

Info

Publication number: JPS6399616A
Application number: JP61255022A
Authority: JP
Inventors: Shigeo Akiyama; 茂夫秋山
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1986-03-24
Filing date: 1986-10-27
Publication date: 1988-04-30
Also published as: JPH0478210B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明は入力信号を発光ダイオードで光信号に変換し、
発光ダイオードと光結合された光起電力ダイオードアレ
イで光信号を電気信号に変換し、その電気信号によって
出力用の金属酸化脱甲導体電界効果ｌ・ランジスタ（Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔ＞をｌ５ＩＫ動さぜ、出力用接点信
号を得るようにした光結りを用いた固体リレー及びその
製造方法に関するものである、（背旦技術）従宋の固体リレーの原理図を第５図に示す９第５図にお
いて、発光ダーイオード１と、これに光結合された光起
電力ダイオードアレイ２と、抵抗性インピーダンスを持
たせる手段３ａ、及び、ター１−絶縁形の電界効果ｌ・
ランジスタ（ＭＯＳＦＥＴ）３によって、固体リレーが
構成されている。

入力端子６６′間に入力電流が流れると、光起電力ダイ
オードアレイ２の両端に起電圧が発生ずる。この電圧を
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　３のゲート　基板間に印加し、
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｂの電流通電電極に接続された
出力端子７−７”間のインピーダンスを著しく異なる別
の値に変化させる。以下、Ｍ　Ｏ５ＦＥＴが１１ヂヤン
ネ・ルのエンハンスメントモードである場合について説
明する。

リレーの入力端子６−６′間に電流が流れると、出力端
子７−７′間がＯＦＦ状態からＯＮ状態に変化し、機械
的な可動部分を持たずに、電気機械的なリレーと同じ作
用をすることになる。ここで、抵抗性インピーダンス３
ａはＭＯＳＦＥＴ３のゲート・基板間の静電容量に蓄積
された電荷を放電させる働きを有するものであり、この
抵抗性インピーダンス３ａが存在しないと、上記の回路
例で入力電流が切れたときに出力端子７−７′間をＯＦ
Ｆ状態に戻すことができない。

しかし、入力端子６−６′間に電流を流し、リレーをＯ
Ｎ状態にしようとするときには、この抵抗性インピーダ
ンス３ａの存在は、フｓ　Ｊ−ダイオードアレイ２の起
電力をバイパスする点から好ましくない。リレー動１１
−をさせるために要する最低の入力電流、つまり、感動
電流（Ｊｏｎ）を小さくするためには、抵抗性インピー
ダンス３１１の値を大きく設定する必要があり、入力電
流が１刀れてから出力端子７−７′間が復帰するまでの
時間Ｔｏｆｆを短くするためには、抵抗性インピーダン
ス３ａの値を小さく設定する必要があるという矛盾が存
在する点、及び、ＭＯＳＦＥＴ３のグー）・・基板間の
電圧は入力電流が感動電流（Ｉｏｎ）近傍の電流域のと
きに入力電流に比例して変化するため、ＭＯＳＦＥＴの
電流通電電極に接続された出力端子７−７′間のインピ
ーダンスがＯＮ状態とＯＦＦ状態の中間的な位置で存在
してしまうという欠点がある（特開昭５５−１．３３１
３２号公報）。

上記の問題点を解決した電界効果トランジスタの駆動回
路の従来例を第６図に示す。

この回路において、入力端子６−６’間に入力電流が流
れると、発光ダイオード１が光信号を発生し、この光信
号により光起電力ダイオード２の両端に起電圧が発生す
る。この電圧は電界効果トランジスタ（ＭＯＳＦＥＴ）
３のグー１〜　基板間に印加される。このとき、ダイオ
ード４は出力用ＭＯＳＦＥＴ３のゲート・ソース間の静
電容量を充電する電流を流す。この瞬時に流れる電流に
よりＮＰＮ）ランジスタ５ａのベース・エミッタ間は逆
バイアスされる。また、入力電流が入力端子６−６°間
に定常的に流れている時には、ダイオード４には電流が
流れず、トランジスタ５ａのベース・エミッタ間のバイ
アス電圧はゼロとなる。つまり、トランジスタ５ａはい
ずれにしてもオフ状態である。光起電力ダイオード２の
起電力は、この状態において、出力用ＭＯＳＦＥＴ３の
閾値電圧を越えて、ＭＯＳＦＥＴ３をオンさせるような
電圧に設定されている。

入力電流が遮断されたときには、出力用ＭＯ８ＰＥＴ３
のグー）−容量に蓄積されていた電荷は、光起電力ダイ
オード２を介してトランジスタ５ａのベースからエミッ
タに流れて、トランジスタ５ａをオフ状態とする。これ
によ−）で、出力用ＭＯＳＦＥＴ３のグーＩ・に蓄積さ
れていた電荷は光起電力ダイオード２の順方向降下電圧
と等しくなるまで急速放電される。このとさ、出力用Ｍ
ＯＳＦＥＴ３はオフ状態となるように、Ｍ　ＯＳ　Ｐ　
Ｅ　Ｔ　３の閾値電圧を設定しておく。したがって、Ｍ
ＯＳＦＥＴ３のドレイン・ソース間に接続されたリレー
出力端子７−７”間は、入力端子６−６　’間の入力電
流の遮断に伴い、瞬時に遮断状態となる。

ところが、この回路の問題点として、出力用Ｍ□５ＦＥ
Ｔ３のグーｌ〜蓄積電荷の放電は、光起電カダイオード
２の順方向降下電圧までしか行なわれず、その後は緩慢
な自然放電となるために、ご（限定された範囲の閾値電
圧及び高い増幅能力を有する出ｊＪ用Ｍ　ＯＳ　Ｆ　Ｅ
　Ｔを使用しな【Ｊれば期待するリド−の伝達特性をｆ
）ることができなかった。

さらに、入力端子６−６′間に入力電流が流れていない
ときには、リド−出力端子７−７′間に大きな電圧変化
（ｄｖ７′ｄＬ）が印加されると、出力用ＭＯＳ　Ｆ　
Ｆ、　Ｔ　３のドレイン・デー１〜間の寄生容量を充電
するミラー電流が流れて′７ｆ−１−電圧が上昇し、誤
った瞬時点弧をしてしまうという問題がある（特開昭６
０−４１９１２４−リ公報）。

特開昭５７−１０７６３３号公報に開示された回路にお
いては、電力用ＭＯＳＦＥＴ＃、）ゲートソース間に接
続されたノーマリ・オン型の接合ＦＥＴを第２の光起電
力ダイオートアレイを用いて駆動することにより、前記
の問題点を解決しようどしているが、第２の光起電力ダ
イオードアレイが必要となるので、ロス１ヘアンプにな
るという欠点があり、また、光起電力ダイオードアレイ
とＦＥＴとを２段階組み音わゼた構成となっているため
に、基本的に高速動イ１が実現てきないという欠点があ
る。

特開昭６０−１７０３２２り公報（、こ開示された回路
は、前述の特開昭（＋（１１−１９１２４りに係る従来
例と非常に類似した内容て、やはり電圧変化（ｄν／ｄ
ｔ）による瞬時点弧を防止するために別の回路（交流ク
ランプ回路）を付加しているために全体として回路が複
雑になるという欠点があり、また、一般的にＩＣ内に形
成困難とされている高インピーダンス成分を含んでいる
ことなどからコストアップになるという欠点がある。

さらに、以上述べた従来例にあっては、いずれも入力電
流が流れている場きの電力用Ｍ　ＯＳ　Ｆ　ＥＴのグー
１−・ソース間のザージ電圧に対する保護が考慮されて
いないという問題がある。

（発明の目的）本発明は上述のような点にΣみてなされたものてあり、
その目的とするところは、高速な動作が可能で、６動電
流近傍の入力電流域でも出力端子間のインピーダンスを
中間的な位置に存在させずに電気機械的なリレーと同様
なスナ・ツブアクション動作を有し、入力電流が流れて
いないときのリレー出力端子への瞬時電圧変化の印加に
よる瞬時導通等の誤動ｆ？が少なく、また電力用ＭＯＳ
ＦＥＴのグー１〜を保護することができ、簡単な回路に
より実現される固体リレーを提供すると共に、併せて、
固体リレーの各素子のプロセス適α性を考慮したＷｉ造
により安価に駆動回路を１チツプ化できるようにした固
体リレーの製造方法を提供するにある。

（発明の開示〉本発明に係る固体リレーを、第１図実施例について説明
すると、入力信号に応答して光信号を発生ずる発光ダイ
オード１のような発光素子と、前記光信号を受光して光
起電力を発生ずる光起電力ダイオードアレイ２と、光起
電力ダイオードアレイ２と直列的に接続されたインピー
ダンス要素なるダイオード４と、前記光起電力を前記イ
ンピーダンス要素を介してゲニ１〜・基板間に印加され
て第１のインピーダンス状態から第２のインピーダンス
状態に変化する出力用ＭＯＳＦＥＴ３と、出力用ＭＯＳ
　Ｆ　Ｅ　Ｔ　３のグーＩ・・基板間に１対の通電電極
を接続され、前記インピーダンス要素と光起電力ダイオ
ードアレイ２との接続点に制御電極を接続されて、光起
電力ダイオードアレイ２による光起電力の発生時に前記
インピーダンス要素の両端に生じる電圧にて高インピー
ダンス状態にバイアスされるノーマリ・オン型の駆動用
トランジスタ５とを有して成るものである。

第１図は本発明の一実施例の回路図である。入力端子６
−６′間には、発光ダイオード（ＬＩ’、Ｄ＞１が接続
されている。光起電力ダイオードアレイ２は、発光ダイ
オード１と光結合されており、後述のように、誘電体分
離基板上に構成されている。

入力端子６−６′間に入力電流が流れると、発光ダイオ
ード１が光信号を発生し、この光信号により光起電力ダ
イオードアレイ２の両端に起電圧が発生する。この起電
圧は出力用のＭＯＳＦＥＴ３のゲート・基板間に印加さ
れると同時に、Ｉ＋チャンネ・ルアノーマリ　オン型の
静電誘導型Ｉ・ランジスタ（Ｓ　Ｉ　Ｔ）又は１１ヂ〜
ンネル　ディプレッションモードの電界効果型Ｉ・ラン
ジスタ（ＦＥＴ）よりなる駆動用ｌ・ランジスタ５を介
して流れる。したか−）で、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　１
のゲート静電容量を充電する電流と、トランジスタ５と
介して流れる電流が、インピーダンス要素としてのダイ
オード４を介して流れる。このため、ダイオード−１の
端子間電圧により駆動用トう〉シ′スタ５のゲートは負
電圧にバイアスされる、このバイアス電圧によりトラン
ジスタ５が瞬時に高インピーダンス状態となる。

したがって、ｌ・ランジスタ５の存在により出力用のＭ
ＯＳＦＥＴ３のグーＩ・・基板間の充電動作を遅延する
ことはない。この動作により出力端子７−７′間はイン
ピーダンスの著しく異なる別の値に変化する。ここて、
ダイオード４は、第６図従来例に示すダイオード・１と
比較すると、電流方向を限定する働きを必要としない点
てその機能が基本的に胃なり、甲にインピーダンス要素
として使用している。

入力端子６−６′間に流す電流がトランジスタ５カゲー
ｌ−遮断電圧（閾値）とインピーダンス要素の電流電圧
特性とによって決定される必要値以下刃場合には、トラ
ンジスタ５はオ〉・状態を維持し出力端子−７−７′間
のインピーダンスは変化しない。この限界点を感動電流
とＩＩ”び、固体リレーとして重要である。感動電流が
存在しない場ｈ、つまり入力電流値により出勾端子−７
−７゛間のインピーダンス状態が連続的に大きく変化す
る場劉には、一般的にフォトカップラと叶ばれ、Ｌ　Ｅ
’　Ｄとフォトトランジスタによ−ノで構成されている
。フォトカップラは固体リレーのような出力側における
０Ｎ−ＯＦＦのスナップアクシ：Ｉン動作が得られない
点が欠点である。感動電流値は光起電力ダイオードアレ
イ２及びター１−１！］偵電圧などによっても変化する
。

入力端子が入力端子６−６’間に定常的に流れている場
りには、駆動用１〜ランンスタ５を介してわずかな電流
がインピーダンス要素としてのダイオード・１に流れ、
これによりトランジスタ５のゲ一１・が負電圧にバイア
スされ、高インピーダンス状態を維持する。ただし、■
・う２・ジスタ５がＳ１１゛である場かには、その不飽
和特性（第７図参照）により、出力用Ｍ　ＯＳ　Ｆ　Ｅ
　Ｔ　３のグー上に、そのゲートが絶縁破壊されるよう
な高電圧サージが重畳したときには低インピーダンス状
態となり、ＭＯＳ　Ｆ　ＥＴ　３のグーＩ・を保護する
。この機能の７ノに関してはトランジスタ５はＦＥＴよ
りもＳＩＴのＪｊが良い。なお、第７図は本発明に用い
得るＳＩＴのドレイン電圧とドレイン電流との関係を示
す特性図であり、パラメータ■Ｇはゲート・ソース間電
圧である。

入力端子６−６′間の入力電流が遮断された場６には、
光起電力ダイオードアレイ２の起電力がなくなり、ｌ・
ランジスタ５及びダイオード４を介して流れていた電流
がなくなり、トランジスタ５を高インピーダンス状態と
していたゲートバイアスがなくなり、トランジスタ５は
オン状態に戻る。

、ニク）トランジスタ５を介してＭ（→Ｓ　Ｆ　Ｅ　Ｔ
　３のゲート静電容量に蓄積された電荷が放電される９
このとき、ダイオード・１には電流が流１ｔないのて、
トランジスタ５のグーｌ−は負電圧にバイアスされず、
ｌ・ランジスタ５はオン状！序を維持する。したが−）
で、この放電動作はトう〉ジスタ５のゲート遮断電圧特
性及びインピーダンス要素４にもよるが、短時間（数十
μｓ〜数百μｓ）で完了する。もし、インピーダンス要
素４が大きな値を有し、）・ランジスタ５のゲート静電
容量が問題となる場合には、インピーダンス要素、１と
並列に新しい放電路を形成することも可能である。

いずれにしても、ＭＯＳＦＥＴ３のグーＩ・の蓄積電荷
が放電されると、リレー出力端子７−７′間は元のイン
ピーダンス状態に戻る。

入力端子６−６′間に入力電流が流れていない状態にお
いて、ＭＯＳＦＥＴ３がエンハンスメン）ヘモードであ
る場き、リレー出力端子７−７′間に大きな電圧変化（
ｄν／ｄｔ）が印加されると、ＭＯ３Ｆ　ＥＴ　３のド
レイン・ゲート間の寄生容量を充電するミラー電流は、
ノーマリ　オン型のＳＩＴ又はデプレソシゴンモードの
ＦｌΣ′Ｆよりなる駆動用トランジスタ５を介してＭＯ
ＳＦＥＴ３のり板電極に放電される、したがって、誤−
）た瞬時点弧をすることはなく、駆動用Ｉ・ランジスク
５がグー１〜のサージ保護回路としても働くものである
。

また、トランジスタ５としてＭＯＳＦＥＴを用い、出力
用のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　３が大出力用のものである
場合、トランジスタ５のグー１〜を保護する目的てＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　３のゲートと光起電力ダイオ−ドア
しイ２の正電極との間にダイオードを介装し、ダイオー
ドアレイ２に流れ込む電流を阻止することもできる。

Ｉ・ランジスタ５にＳＩＴを用いた場合には上記ダイオ
ードアレイ２に流れ込む電流をダイオード４て積極的に
グーＩ・　ソース間に流し、Ｒ３ＴＴモードとして動作
させ、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　３のグー１〜・基板間の
インピーダンスをさらに減少させ、ミラー電流の放電を
速めることもてきる。

第２図は第１図の回路の点線で囲まれた駆動回路部分を
１チツプ「ヒした例である。このチップには、出力用の
ＭＯＳＦＥＴ３のゲート・基板間に接続される配線用の
パッド９　、　（］　’が設しフられている。ダイオー
ド４又はインピーダンス要素、及び、駆動用ｌ・ランジ
スタ５の部分は配線に用いるアルミ膜１０等て遮光され
ている。

第１図の回路例ては、トランジスタ５をバイアスするた
めのインピーダンス要素としてダイオ−Ｆ　ｌｌの順方
向降下電圧を利用している。これは第２図に示すように
駆動回路を１チツプ化する場合には抵抗器を形成するよ
りもダイオードを形成する方がチップでの占有面積を縮
小化することが可能だからである。この点を譲ＩＶ、す
れば、第３図に示すように、抵抗器８てインピーダンス
要素Ｚを形成することも可能である。また、トランジス
タ５のゲート・遮［ｉ１？性から大きな負電圧が必要と
なる場合には、ダイオードの直列接続又は第４１″２１
に示すような抵抗器８とダイオード・・１の直列接続を
用いることも可能である。さらに、出力側に交流電源を
使用する場合には、出力用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　３を
２門並列接続して使用することも可能である。

第２０に示すチップの製造工程を第８図（ａ）〜０）に
より説明する。

（ａ）Ｎ型低濃度不純物単結晶シリコン基板１１上にエ
ピタキシャル結晶成長によりＮ型高濃度不純物層１２を
成長させる。Ｎ型紙濃度不純物単結晶基板１１は、比抵
抗で数十ΩＣ１１１−数百ΩＣＩｎ程度のもご）とし、
Ｎ型高濃度不純物層１２は比抵抗で０Ωｃｍに近いもの
で、厚さは数十μＩｌ＋程度のものとする。

（１））上記基板のエピタキシャル層の側に、周知の半
導体プロセスの手法により酸化膜（Ｓ　ｉｏ　２）を形
成し、この酸化膜の所望の箇所を周知グ）フオｈリソグ
ラフィー技術及び酸化膜エツチング技術によりエツチン
グし、その後、シリコン結晶のアルカリ異方性エンチン
グ液（代表的組成はエチトンジアミン：パイロ力テコー
ル、水−４，６４モル？Ｊ：４モル％：４９．６モル％
の混合液で、この液を環流冷却器の付いたフラスコ内で
沸点（１１８°Ｃ）で使用する）により、異方性エツチ
ングを行ない、第８図（１））に示されろよもな７字形
の満１３を形成する。

この７字形の講１３の深さは、低濃度不純物単結−２（
ｌ− 晶基板１１内に達するような深さとする。

（ｃ）エピタキシャル層と、７字形の溝１３の形成され
た側に、一般的な半導体プロセスにより、Ｎ工高濃度拡
散層１４を、前記７字形の講１３を含む全面に形成する
。

（ｄ）その後、表面にシリコン酸ｆヒ膜（ＳｉＯ２）よ
りなる絶縁膜１５を形成する。このシリコン酸化膜は、
絶縁膜として使用されるものであるから、その目的から
Ｓｉ：＋Ｎ＜笠であってムよい。

（ｅ）絶縁ｖ１５グ）上に、支持体となる多結晶シリコ
ン層１Ｇを形成する。多結晶シリコン′層１６の厚さと
しては特に限定するものではないが、即納晶基板１１の
厚さと同りぐらいにしておく。

（ｆ）その後、低濃度不純物（Ｆ結晶基板１１の側から
、表面研摩を行ない、第８図（ｅ）のＰの部分を研摩除
去する。表面研辛は最初は１■いラッピングから入り、
しだいに微細なものとなるようにして、最終段階ではボ
リシングによる鏡面仕」二げとする。

以上の工程により、絶縁膜１５に包まれて多結晶シリコ
ン層１０の上に島のように存在リ−る複数の？ド結晶領
域を含む誘電化分Ｍ基板が完成する。

各単結晶領域は、上部が低濃度不純物単結晶領域で、下
部及び側面が高濃度不純物を存する単結晶領域となる。

■字形溝１３の深さによっては、Ｎ型高濃度不純物層１
２の成長を省略し、Ｎ型高濃度拡散層１４のみて下部及
び側面の高濃度不純物領域を形成しても良い。この誘電
体分離基板を用いて形成した光起電力ダイオードアレイ
２の単位ダイオードの下面形状を第９図（ａ）に示し、
そのＡ−Ａ’線に−）いての断面形状を第９図（ｂ）に
示した。第９図において、Ｎ型高濃度不純物層１２は、
ダイオードのカソード領域となる。このカソード領域は
、第８図（ｃ）の工程によるＮ型窩８を度拡散層］４及
び表面からのＮ型拡散領域１７を介して電極用のアルミ
配線部１つに接続される。ダイオードのアノード領域は
表面がｔ）のＰ型拡散領域１８により形成され、アルミ
配線部１９′と接続される。これらを直列に複数個接続
して光起電力ダイオードアレイ２と１−る。この光起電
力ダイオードアレイ２は各ｑのダイオ−ドが完全に絶縁
分前されているので、Ｆ’　−Ｎ接合分画により形成し
人：ものとは箕なり、寄生成分によるリークがなく、高
い電圧を発生ずることができる。

第１０図（ａ）は同様の誘電体分離基板を用いた静電誘
導型トランジスタ（ＳＩＴ）の平面図である、第１０図
り１〕）はそのＢｎ’線についての断面図である。静電
誘導型トランジスタのゲートとなるＰ型拡散領域２０は
、低濃度不純物領域１１の」二表面に形成さ！している
。静電誘導型Ｉ・ランジスタのソースは、高濃度にＮ型
不純物をドープした多結晶シリコンにより形成される。

その拡散領域２１の電極２２は多結晶シリコンよりなり
、この電極２２は第１０図（、）に示されるアルミ配線
部２３と接続される。Ｐ型拡散領域２ｏの電極となるア
ルミ配線部２４は、前記ソースと櫛形電極構成となって
いる。誘電誘導型トランジスタのドレインは、高濃度不
純物層１２がら第８図（り〉の工程によるＮ型高濃度拡
ｎｔ領域１・１と表面からのＮ型拡散領域とを介して電
極用のアルミ配線部２５と接続される。

この静電誘導型■−ランジスタの部分及びイシビーダン
ス要素の部分はバッシベーショ〉膜２６の上から、通常
チップ上の配線形成などに用いているアルミＭＩＯを用
いて遮光した方が良い。

第２図に示すチップに用いられる駆動用トランジスタ５
として接合型ＦＥＴを用いた実施例における製造工程を
第１１図（イ）乃至（ハ）に示す。

同図（イ）の工程では、絶縁Ｍ１５の上に、Ｐ型半導体
単結晶領域２８を有し、多結晶シリコン層１Ｇを支持体
とする誘電体分離基板を形成する。

次に、同図（ロ）の工程では、上記基板のＦＥＴを形成
する部分に選択的にＮ型エピタキシャル層２つを形成す
る。さらに、同図（ハ）の工程では、表面より拡散した
Ｐ型頭域３１及び基板のＰ型頭域２８を、Ｐ型拡散領域
３３を介して表面て接続して、接ぎ型ＦＥＴのグー１へ
を形成する。Ｎ型領域３２はドレインとソースの電極形
成用の拡散領域であり、電ｆｉ３０を付されている。Ｓ
ＩＴを用いた実施例の場なと同様に、ＦＥＴの部分にも
バッジベージコン膜２６の」二から遮光用のアルミ膜１
０を施す。なお、この実施例の場合には、光起電力ダイ
オードアレイ２の単位ダイオードとしては、第１２図に
示されるように、アノードとして基板のＰ望領域２８を
用い、カソードとしてＮ型拡散領域３４を形成して、隣
合う単位ダイオードのアノードとカソードとをアルミ配
線部３５で順次直列に接続したものなどが使用されるも
のである。

なお、第１２図において、３６はシリコン酸化膜である
。

（発明の効果）Ｌ述のように、第１発明に係る固体リレーにあっては、
ノーマリ　オン型の駆動用ｌ・ランジスタを用いて、出
力用のＭＯＳＦＥＴのター１−蓄積電荷を放電するよう
にしたので、高速な動ｆ１″が可能であり、入力電流が
流れていないときのリレー出力端子への瞬時電圧変化の
印加による瞬時導通笠の誤動作が少なく、また出力用Ｍ
ＯＳＦＥＴのグーＩ・を保護することができるという効
果があり、駆動用Ｉ・ランンスタのバイアス用に使用す
るインピーダンス要素として、ダ・ｆオードの順方向降
下電圧を…いることもてき、一般に集積回路上に形成し
にくい高インピーダンス要素を含むことなく、固体リレ
ーを構成することかてさ、チップサイズの縮小化が可能
てあり、リードリレーに代わる固体リド−を簡単な回路
で構成することができるという効果がある。。

また、第２発明に係る固体リレーの製造方法にあっては
、固体リレーの駆動回路を構成する光起電力ダイオード
アレイや駆動用ｌ・ランジスタを形成するだめの誘電体
分離基板を製造する際に、低濃度不純物単結晶半導体基
板上に同一の導電型の高ｉｒ度不純物エビタギシ＼−ル
成長層を形成し、前記エピタキシャル成長層の表面に分
離用の溝を形成し、前記溝をｈむ前記表面全体に同一・
の導電型の高濃度不純物層を形成するようにしたから、
高濃度不純物相結晶層の−Ｌに低濃度不純物単結晶層を
有し、低濃度不純物単結晶層の側面には高濃度不純物領
域を有する複数の島状の領域を得ることができ、したが
って、各島状の領域に光起電力ダイオードアレイの各ダ
イオードや、駆動用トランジスタ等を形成する際に、前
記高濃度不純！ｌ！ＩＩＰ結晶層を駆動用トランジスタ
のドレイン領域や、光起電力ダイオードアレイのカソー
ドの電ｆＩｆｉ領１残などとして用いることがてき、口
、−）、これらを同時に形成することができるので、製
造が容易になり、製造コストが低減されるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の・実施例に係る固体リレーの回路図、
第２図は同上に用いるチップの下面図、第３図は本発明
の０１！の実施例の回路図、第４図は本発明のさらに他
の実施例の回路ｌＡ、第５図は従来例の回路図、第６図
は他の従来例の回路図、第７図は本発明の第１図実施例
に用いる静電誘導型Ｉ−ランジスタの特性を示す図、第
８図（ａ）乃至（ｆ）は本発明の第１図実施例に用いる
誘電体分離基板の製造上程説明図、第９図（ａ）は同一
上に用いる光起電力ダイオードアレイの要部拡大平面図
、第９図（ｂ）は第９図（ａ）のＡ−Ａ′線に−）いて
の断面図、第１０図（、）は同上に用いる駆動用ｌ・ラ
ンジスクの平面図、第１０図（ｂ）は第１０図（ａ）の
Ｂ　　Ｂ’線についての断面図、第１１図（イ）乃至（
ハ）は本発明の池の実施例に用いる電界効果ｌ・ランジ
スタの製造上程説明図、第１２図は同上の実施例に用い
る光起電ｔＪダイオードアレイの要部断面図である。１は発光ダイオード、２は光起電力ダイオードアレイ、
３は出力用ＭＯＳＦＥＴ、４はダイオード、５は駆動用
トランジスタ、６．６゛は入力端子、７．７゛は出力端
子、８は抵抗器、１１は低濃度不純物単結晶基板、１２
は高濃度不純物層、１３は溝、１４はＮ型高濃度拡散層
、１５は絶縁膜、１６は多結晶シリコン層である。

Claims

【特許請求の範囲】

（１）入力信号に応答して光信号を発生する発光素子と
、前記光信号を受光して光起電力を発生する光起電力ダ
イオードアレイと、光起電力ダイオードアレイと直列的
に接続されたインピーダンス要素と、前記光起電力を前
記インピーダンス要素を介してゲート・基板間に印加さ
れて第１のインピーダンス状態から第２のインピーダン
ス状態に変化する出力用ＭＯＳＦＥＴと、出力用ＭＯＳ
ＦＥＴのゲート・基板間に１対の通電電極を接続され、
前記インピーダンス要素と光起電力ダイオードアレイと
の接続点に制御電極を接続されて、光起電力ダイオード
アレイによる光起電力の発生時に前記インピーダンス要
素の両端に生じる電圧にて高インピーダンス状態にバイ
アスされるノーマリ・オン型の駆動用トランジスタとを
有して成ることを特徴とする固体リレー。
（２）駆動用トランジスタはノーマリ・オン型の静電誘
導型トランジスタであることを特徴とする特許請求の範
囲第１項記載の固体リレー。
（３）駆動用トランジスタはデプレッションモードの電
界効果型トランジスタであることを特徴とする特許請求
の範囲第１項記載の固体リレー。
（４）インピーダンス要素は、１個の抵抗器又は２個以
上の抵抗器の直列回路より成ることを特徴とする特許請
求の範囲第１項または第２項または第３項記載の固体リ
レー。
（５）インピーダンス要素は、ダイオード又は他の能動
素子と抵抗器との直列回路又は並列回路より成ることを
特徴とする特許請求の範囲第１項または第２項または第
３項記載の固体リレー。
（６）光起電力ダイオードアレイの一方の電極にダイオ
ードの一端を接続し、他方の電極に前記インピーダンス
要素の一端を接続し、光起電力ダイオードアレイの光起
電力が出力用ＭＯＳＦＥＴのゲート・基板間に印加され
るように前記ダイオードの他端と前記インピーダンス要
素の他端との間に、出力用ＭＯＳＦＥＴのゲート・基板
間を接続して成ることを特徴とする特許請求の範囲第１
項乃至第５項のいずれか１項に記載の固体リレー。
（７）低濃度不純物単結晶半導体基板上に同一の導電型
の高濃度不純物層を形成し、前記高濃度不純物層の表面
から前記基板に達する深さの分離用の溝を形成し、前記
溝を含む前記表面全体に前記同一の導電型の高濃度不純
物層を形成し、その後、前記表面全体を絶縁膜で覆い、
前記絶縁膜の上に支持体層を形成し、前記低濃度不純物
単結晶基板側から前記溝による絶縁分離が行なわれるま
で表面研摩を行なって、前記絶縁膜により電気的に絶縁
分離された高濃度不純物単結晶層の上に低濃度不純物単
結晶層を有し、低濃度不純物単結晶層の側面には高濃度
不純物領域を有する複数の島状の単結晶領域を支持体層
の上に有する誘電体分離基板を形成し、前記島状の単結
晶領域に、光結合固体リレーを構成する出力用ＭＯＳＦ
ＥＴのゲート基板間印加電圧を得るための光起電力ダイ
オードアレイの各ダイオードと、前記光起電力ダイオー
ドアレイの両電極と前記ＭＯＳＦＥＴのゲート・基板間
との間に接続されるインピーダンス要素と、前記ＭＯＳ
ＦＥＴのゲート・基板間に接続され、前記インピーダン
ス要素に流れた電流による降下電圧によって高インピー
ダンス状態にバイアスされるノーマリ・オン型の駆動用
トランジスタとを形成することを特徴とする固体リレー
の製造方法。
（８）前記駆動用トランジスタは、前記島状に分離され
た領域におけるＮ型の導電性を有する低濃度不純物単結
晶層に、ゲート領域となるＰ型の導電性領域と、ソース
領域となる高濃度Ｎ型導電性領域とを形成し、前記島状
に分離された低濃度不純物単結晶層の下面及び側面に形
成されたＮ型の高濃度不純物領域をドレイン領域とする
静電誘導型のトランジスタとして形成されることを特徴
とする特許請求の範囲第７項記載の固体リレーの製造方
法。
（９）前記光起電力アレイの各ダイオードは、島状に分
離されたＮ型の導電性を有する低濃度不純物単結晶層の
表面にカソード領域となる部分を除いてアノード領域と
なるＰ型導電性領域を形成し、カソード領域は前記低濃
度不純物単結晶層の下面及び側面に形成したＮ型の高濃
度不純物領域を用いて形成されることを特徴とする特許
請求の範囲第７項記載の固体リレーの製造方法。
（１０）前記駆動用トランジスタは、前記島状に分離さ
れた領域におけるＮ型の導電性を有する低濃度不純物単
結晶層に、ゲート領域となるＰ型の導電性領域と、ソー
ス領域となる高濃度Ｎ型導電性領域とを形成し、前記島
状に分離された低濃度不純物単結晶層の下面及び側面に
形成されたＮ型の高濃度不純物領域をドレイン領域とす
る静電誘導型のトランジスタとして形成され、前記光起
電力アレイの各ダイオードは、島状に分離されたＮ型の
導電性を有する低濃度不純物単結晶層の表面にカソード
領域となる部分を除いてアノード領域となるＰ型導電性
領域を形成し、カソード領域は前記低濃度不純物単結晶
層の下面及び側面に形成したＮ型の高濃度不純物領域を
用いて形成され、前記静電誘導型のトランジスタのドレ
イン領域に前記光起電力ダイオードアレイの正電極を接
続し、ソース領域に前記インピーダンス要素となるダイ
オードのアノードを接続し、該ダイオードのカソードを
拡散抵抗の一端に接続し、拡散抵抗の他端を前記静電誘
導型のトランジスタのゲート領域に接続し、この接続点
に前記光起電力ダイオードアレイの負電極を接続するよ
うに配線し、前記静電誘導型トランジスタのドレイン及
びソースを出力用の電極パッドと接続し、前記静電誘導
型トランジスタ部及び前記インピーダンス要素部に遮光
手段を設けることを特徴とする特許請求の範囲第７項記
載の固体リレーの製造方法。