JPH01143253A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、大積規模集積回路への応用に適した半導体装
置とその製造方法に関するものである。

［従来の技術］ ある機能をもった半導体集積回路を作る場合、その機能
の実現に適した回路素子を用いることが、回路設計の容
易さ、回路性能、その半導体集積回路の集積度などの点
で有利である。ところが従来の半導体集積回路では、そ
れを構成する主たる半導体装置と必要な回路素子とを一
緒に形成しようとすると、集積度や動作上の問題などが
生しることがあった。そのため、それを構成する主たる
半導体装置と必要とする最適な回路素子とを一緒に用い
て半導体集積回路を構成することが難しかった。

例えば、従来の絶縁ゲート型電界効果トランジスタ（Ｍ
ＯＳＦＥＴと呼ぶ）を主たる構成半導体装置とする所謂
ＭＯ５ＩＣの場合、ＭＯＳＦＥＴとｐｎ接合ダイオード
とを一緒に形成することに問題がある。

ｐｎ接合ダイオードの素子分離型構造は、ＭＯＳＦＥＴ
のそれと比べると、はるかに複雑である。そのため、ｐ
ｎ接合ダイオードをＭＯＳＩＣの中に形成すると、次の
ような問題が生ずる。すなわち、素子分離のための製造
プロセスが複雑になる、素子分離のための面積が多くな
り集積度が低下する、といった問題である。さらに、ｐ
ｎ接合ダイオードはバイポーラ素子のため、それをユニ
ポーラ素子であるＭＯＳＦＥＴと共存させると、基板を
通して周囲の他の素子へ少数キャリアが拡散する問題も
生じる。これらの問題のため、従来はＭＯ５Ｉ（：の中
にＭＯＳＦＥＴと一緒にｐｎ接合ダイオードを形成する
ことはなかった。

［発明が解決しようとする問題点コ その代わり、ＭＯＳＩＣではＭＯＳＦＥＴのゲート電極
とドレイン電極を短絡した回路素子を、ダイオードとし
て用いている。ところがこの回路素子の順方向電流は、
印加電圧の二乗に比例して増大するだけであり、印加電
圧の指数関数として増大するｐｎ接合ダイオードの順方
向電流と比べると、電流を流す能力が低い。そのため、
従来のＭＯＳＩＣでは良好な回路特性をもつダイオード
を使うことができなかった。

上記の素子分離の問題を解決して、ｐｎ接合ダイオード
をＭＯＳＩＣの中に小さい面積で形成する構造として、
ＳＯＩ　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏｒ
）構造が考えられる。しかしこの構造では半導体が完全
に絶縁膜上に形成されるため、そこに形成される回路素
子が電気的に浮いてしまい、不安定になるという問題が
あった。そのため、たとえＳＯＩ構造を使ったとしても
、従来のＭＯＳＩＣでは良好な回路特性をもつダイオー
ドＭＯ５ＦＥＴと一緒に使うことができなかった。

と必要な回路素子を一緒に形成しようとすると、集積度
や動作上の問題などが生じることがあるため、必要な機
能を実現するのに最適な回路素子を、自由に使うことが
できなかった。

本発明の目的は、必要な機能の実現に適した回路素子を
それと一緒に小さい面積で且つ安定に形成し、回路性能
、集積度などの点で優れた半導体集積回路を実現できる
半導体装置の構造を提供することにある。

本発明の他の目的は、上記の様な半導体装置の構造が容
易に得られる製造方法を与えることにある。

［問題点を解決するための手段］ 本発明は、半導体基板と、該半導体基板の一生面上の一
部に開口部をもつように形成された第１の絶縁体膜と、
該第１の絶縁体膜に接するように前記半導体基板の主面
上に形成されかつ前記第１の絶縁体膜よりも厚い第２の
絶縁体膜と、前記開口部より前記半導体基板に接しその
一部が前記第１の絶縁体膜上ゞ延′ヤ六、力゛９その表
面ｈ゛前記第２の絶縁体膜の表面とほぼ同じ高さの半導
体とを含むことを特徴とする半導体装置及び半導体結晶
基板の一生面上の一部に開口部をもつように第１の絶縁
体膜を形成する工程と、該第１の絶縁体膜に接するよう
に前記半導体基板の主面上に形成されかつ前記第１の絶
縁体膜よりも厚い第２の絶縁体膜を形成する工程と、選
択エピタキシャル成長法により前記開口部およびその周
辺の前記第１の絶縁体膜上にのみエピタキシャル結晶膜
を形成する工程と、前記第２の絶縁体の研磨速度が極め
て遅い選択研磨法により前記エピタキシャル結晶膜を研
磨してその表面が前記第２の絶縁体膜の表面とほぼ同じ
高さとする工程とを含むことを特徴とする半導体装置の
製造方法である。

［実施例］ 以下、本発明の実施例を図面を参照して説明する。

第１図（ａ）および（ｂ）はそれぞれ本発明の半導体装
置の一実施例の構造を示す平面図、第１図（ｂ）は第１
図（ａ）のＡ、Ａ’で切り開いた場合の断面図である。

図の１０１はＰ型シリコン基板、１０２．１０３．１０
７．１０９．１１０は酸化シリコン膜、１０４は１０１
に接し、１０２上まで延在したＰ型シリコン、１０５．
１０６はＮ型シリコン、１０８．１１１．１１２は導電
体、１１３．１１４はコンタクト孔、１１５は酸化シリ
コン膜１０２の開口部をそれぞれ示す。なお、第１図（
ａ）の平面図では、わかりにくくなるのを避けるため、
一部の線を省略して示している。

第１図の半導体装置は、導電体１０８をゲート電極、酸
化シリコン膜１０７をゲート絶縁体膜、Ｐ型シリコン１
０４を基板、Ｎ型シリコン１０５．１０６を通電電極と
するｎ型チャンネルＭＯ５ＦＥＴを構成したものである
。

第１図のＭＯＳＦＥＴを主たる構成要素とする半導体集
積回路においては、第２図に示されるように、そのＭＯ
ＳＦＥＴとｐｎ接合ダイオードを、小さい面積で且つ安
定に形成できる。第２図（ａ）は、同図（ｂ）　に示し
たｎチャンネルＭＯ５ＦＥＴ　２１７とｐｎ接合あり、
それ以外の番号の構成部分は第１図の各部分を示す数字
の下２桁が同じ構成部分と対応する。第２図（ａ）の導
電体２０８をゲート電極、酸化シリコン膜２０７をゲー
ト絶縁体膜、Ｐ型シリコン２０４を基板、Ｎ型シリコン
２０５．２０６を通電電極とするｎ型チャンネルＭＯ５
ＦＥＴが、同図（ｂ）の２１７　と対応する。第２図（
ｂ）のＰ型シリコン２１６とＮ型シリコン２０６で構成
されるｐｎ接合ダイオードが、同図（ｂ）の２１８と対
応する。

第１図の半導体装置では、酸化シリコン膜１０２゜１０
３のように、厚さの異なる２種類の絶縁体膜によってほ
とんど囲まれた部分に、通電電極が形成されている。そ
のため、第２図の実施例のようにその通電電極部を２重
の領域にして、ｐｎ接合ダイオードを形成しても、Ｐ型
シリコン２１６がＰ型基板２０１から完全に絶縁隔離さ
れる。そのため、はとんど面積を大きくすることなく、
ＭＯＳＦＥＴにｐｎ接合ダイオードを追加形成できる。

さらに、ｐｎ接合ダイオードが順方向バイアスされて、
Ｐ型シリコン２１６に電子が注入されたとしても、それ
がＰ型基板２０１を通して周囲の素子に拡散することは
ない。

第１図の半導体装置では、ＳＯＩ構造のように通電電極
形成部が完全に絶縁体膜によって囲まれているのではな
く、通電電極の一部がＰ型基板１０１と接している。そ
のため、Ｎ型シリコン２０６が電気的に浮いた状態にな
ったとしても、その電位は比較的安定である。Ｎ型シリ
コン２０６は、ＭＯ５ＦＥＴ２１７　とｐｎ接合ダイオ
ード２１８が非導通状態になったとき、電気的に浮いた
状態になる。しかしこのときのＮ型シリコン２０６の電
位は、それがＰ型シリコン２０４との間のｐｎ接合容量
を通して一定電位が供給されたＰ型基板２０１と結合し
ているため、比較的安定である。ＳＯＩ構造を用いた場
合には、Ｐ型シリコン２０４の領域も電気的に浮いた状
態である。そのため、　ＳＯＩ構造を用いて２重領域で
あるＮ型シリコン２０６のような領域を形成すると、そ
の電位は極めて不安定になっていた。

第３図（ａ）〜（Ｃ）は本発明の半導体装置の製造方法
の一実施例を示す〒・′線図で、第１図のＭＯＳＦＥＴ
の実施例の構造はこの製造方法の実施例によって得られ
る。第３図（ａ）は、Ｐ型シリコン結晶基板３０１上に
開口部をもつように形成された酸化シリコン膜３０２と
それよりも厚い酸化シリコン膜３０３を形成したところ
を示す。第３図（ｂ）は、選択エピタキシャル成長法に
より、前記開口部３１５およびその周辺の酸化シリコン
膜上にのみＰ型車結晶シリコン３０４を形成し、次にポ
リシリコン３１９を全面に形成したところを示す。第３
図（ｃ）は、シリコンの研磨は速いが酸化シリコン膜の
研磨は遅い遭択的研磨法により、同図（ｂ）の表面を研
磨したところを示す。この工程により前記Ｐ型車結晶シ
リコン３０４　は３０４′に、ポリシリコン１ｉ３１９
は３１９′に、なる。

第３図（Ｃ）の状態から通常のＭＯＳＦＥＴを形成する
方法を用いてＭＯＳＦＥＴを形成すれば、第１図のＭＯ
ＳＦＥＴの構造が得られる。

第３図に実施例が示される本発明の半導体装置常のエピ
タキシャル成長法と同様に、良質の結晶を成長できる。

さらに選択エピタキシャル成長法を用いて第３図（ｂ）
のように、絶縁体膜よりも厚くエピタキシャル結晶膜を
成長すれば、それは成長させたエピタキシャル結晶膜厚
程度、横方向に広がる。本発明の半導体装置の製造方法
では、この選択エピタキシャル成長法によって形成され
たエピタキシャル結晶膜の横方向床がり部にｐｎ接合が
できるように半導体装置を形成する。そのため、ｐｎ接
合に大きいもれ電流が流れてしまうようなことのない、
良好な半導体装置を製造することができる。

本発明の半導体装置の製造方法においては、選択エピタ
キシャル成長法と選択研磨法を組合せて用いている。そ
のため、第１図の実施例のように、適度に絶縁体膜で周
囲を囲まれ且つ半導体基板とつながった、平坦な半導体
領域を形成することができる。

［発明の効果］ では、この半導体装置を主たる構成要素とする集積回路
の中に、必要な機能をもった回路素子を小さい面積で且
つ安定に形成できるため、回路性能、集積度などの点で
優れた半導体集積回路を実現できる。

さらに本発明の半導体装置の製造方法では、上記の半導
体装置の構造を容易に且つ表面を平坦に形成することが
できる。

【図面の簡単な説明】 第１図（ａ）は本発明の半導体装置の一実施例の構造を
示す平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図、第２
図（ａ）は第１図（ａ）　、　（ｂ）の半導体装置を主
たる構成要素とする半導体集積回路において、その半導
体装置とｐｎ接合ダイオードを直列結合した回路を構成
した場合の断面図、（ｂ）は同等価回路図、第３図（ａ
）〜（Ｃ）は本発明の半導体装置の製造方法の一実施例
を示す工程図である。 １０１、１０２・・・Ｐ型シリコン基板、１０４、２０
４．２１６・・・Ｐ型シリコン１、＞。 １０５、１０６．２０５．２０６・・うＱＮ゛型シリコ
ン、１０２、　１０３．　１０７．　１０９．　１１０
．　２０２．　２０３．　２０７゜２０９、２１０・・
・酸化シリコン膜、１０８、１１１．１１２．２０８．
２１１．２１２・・・導電体。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板と、該半導体基板の一主面上の一部に
   開口部をもつように形成された第１の絶縁体膜と、該第
   １の絶縁体膜に接するように前記半導体基板の主面上に
   形成されかつ前記第１の絶縁体膜よりも厚い第２の絶縁
   体膜と、前記開口部より前記半導体基板に接しその一部
   が前記第１の絶縁体膜上に延在しかつその表面が前記第
   ２の絶縁体膜の表面とほぼ同じ高さの半導体とを含むこ
   とを特徴とする半導体装置。
2. （２）半導体結晶基板の一主面上の一部に開口部をもつ
   ように第１の絶縁体膜を形成する工程と、該第１の絶縁
   体膜に接するように前記半導体基板の主面上に形成され
   かつ前記第１の絶縁体膜よりも厚い第２の絶縁体膜を形
   成する工程と、選択エピタキシャル成長法により前記開
   口部およびその周辺の前記第１の絶縁体膜上にのみエピ
   タキシャル結晶膜を形成する工程と、前記第２の絶縁体
   の研磨速度が極めて遅い選択研磨法により前記エピタキ
   シャル結晶膜を研磨してその表面が前記第２の絶縁体膜
   の表面とほぼ同じ高さとする工程とを含むことを特徴と
   する半導体装置の製造方法。