JP2009081962A - スイッチング回路、回路、並びにスイッチング回路及び駆動パルス生成回路を含む回路 - Google Patents
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Abstract
【解決手段】スイッチング回路100は、ゲート電極、接地に接続されるソース電極、及び電源電位Vddに接続されるドレイン電極を有するノーマリーオフ型のスイッチング素子130と、スイッチング素子130のゲート電極及びソース電極に、それぞれ接続される、ドレイン電極及びソース電極、並びに、ゲート電極を有するノーマリーオン型FET132とを含む。本回路100を駆動するための電源供給が無い場合、ノーマリーオン型FET132はオン状態となる。その結果、スイッチング素子130のゲート/ソース間電位は0Vとなり、スイッチング素子130はオフ状態を保つ。本回路100は、雑音電圧によるスイッチング素子130の誤作動を防ぐ。
【選択図】 図4
Description
−構成−
図4に、本発明の第1の実施の形態に係るスイッチング回路100の基本的構成を示す。図4を参照して、スイッチング回路100は、ドレイン電極142及びソース電極144を有する、GaN/AlGaNの積層構造により形成されたAlGaN/GaN HEMTによるノーマリーオフ型スイッチング素子130と、スイッチング素子130のゲート電極に接続され、スイッチング素子130の駆動用パルスを外部から受ける端子146とを含む。この実施の形態では、スイッチング素子130のスレッシュホールド電圧は0.3Vである。
図5に示すスイッチング回路100は以下のように動作する。
−構成−
図6に、本発明の第2の実施の形態に係るスイッチング回路190の回路図を示す。
図6に示すスイッチング回路190は以下のように動作する。
図7に、本発明の第3の実施の形態に係るスイッチング回路230の回路図を示す。
−構成−
図8に、本発明の第4の実施の形態に係るスイッチング回路260を含む基本回路の回路図を示す。
この第4の実施の形態に係るスイッチング回路260及び駆動パルス生成回路270は以下のように動作する。
−構成−
図10に、本発明の第5の実施の形態に係るスイッチング回路の駆動パルス生成回路で使用される出力回路320の構成を示す。この出力回路320は、第4の実施の形態に係る駆動パルス生成回路270の出力回路290に代えて使用することができる。
図10に示す出力回路320の動作は、図9に示す出力回路290の動作と同様である。ただし、Vdd2による電源供給が無い状態において、抵抗334によりノーマリーオン型N型MOSFET302のオン状態をより確実にする点が異なる。このときの抵抗334の機能は第1の実施の形態における抵抗120の機能と同じである。
上記した実施の形態において、スイッチング素子130のソース電極は接地されている。しかし、スイッチング素子130によるスイッチングが可能であれば、ソース電位はこれに限定しない。
−構成−
図11に、本発明の第1の実施の形態に係るスイッチング回路100を含む、高調波抑圧回路(PFC)によく用いられる昇圧型のチョッパー回路340の回路構成を示す。
図10を参照して、通常動作では、駆動パルス生成回路118よりノーマリーオン型FET132のゲート電極には、ノーマリーオン型FET132をオフするために十分な負の電圧が与えられている。このため、ノーマリーオン型FET132はオフ状態となっている。この状態において、ノーマリーオフ型FET130のゲート電極には駆動電圧が印加され、ノーマリーオフ型FET130による電源350からの電力のスイッチング動作が行われる。このとき、電源350より入力された電圧は、その電圧より高い電圧に昇圧されている。
−構成−
図12に、本発明の第2の応用例であるチョッパー回路390の回路構成を示す。図12を参照して、チョッパー回路390は、図11に示すチョッパー回路340と同様の構成を持つが、図11に示すスイッチング回路100及び駆動パルス生成回路118に代えて、図8に示すスイッチング回路260及び駆動パルス生成回路270を含む点で、図11に示すチョッパー回路340と異なる。駆動パルス生成回路270は図9に示す出力回路290を含む。
第2の応用例に係る出力回路290及びチョッパー回路390の動作及び効果は、第4の実施の形態及び第1の応用例の動作及び効果と同様である。
上記した実施の形態において、スイッチング素子130とノーマリーオン型FET132とを別素子として作製してもよいし、同一基板に作製して一つの素子としても良い。
20、56、80、82、84、86、130、240 ノーマリーオフ型FET
22、88、118、270 駆動パルス生成回路
24、120、334 抵抗
26、356 インダクタ
28、358 ダイオード
30、42、44、354 容量
32、90 負荷
50、290、320 出力回路
52、54、112、114、116、142、144、146、148、360、362 端子
70 フルブリッジインバータ回路
100、190、230、260 スイッチング回路
58、132、302、 ノーマリーオン型FET
340、390 チョッパー回路
350 負荷電源
352 ダイオードブリッジ
Claims (8)
- 第1及び第2の電極と、制御電極とを有する、ノーマリーオフ型の第1の電界効果トランジスタと、
前記第1の電界効果トランジスタの前記制御電極及び前記第1の電極にそれぞれ接続される第1及び第2の電極と、制御電極とを有する、ノーマリーオン型の第2の電界効果トランジスタとを含む、スイッチング回路。 - 前記第2の電界効果トランジスタの、前記制御電極及び前記第2の電極の間に接続される抵抗回路をさらに含む、請求項1に記載のスイッチング回路。
- 前記抵抗回路は、前記第2の電界効果トランジスタの、前記制御電極及び前記第2の電極の間に接続される抵抗を含む、請求項2に記載のスイッチング回路。
- 前記抵抗回路は、前記第2の電界効果トランジスタの前記制御電極に共通に接続される制御電極及び第1の電極と、前記第2の電界効果トランジスタの前記第2の電極に接続される第2の電極とを有する、第3の電界効果トランジスタを含む、請求項2に記載のスイッチング回路。
- 前記抵抗回路は、前記第2の電界効果トランジスタの前記制御電極に接続される第1の電極と、前記第2の電界効果トランジスタの前記第2の電極に共通に接続される制御電極及び第2の電極とを有する、第3の電界効果トランジスタを含む、請求項2に記載のスイッチング回路。
- 入力端子と、
出力端子と、
前記入力端子に接続される制御電極、電源電位に接続される第1の電極、及び前記出力端子に接続される第2の電極を有する、ノーマリーオフ型のP型の第1の電界効果トランジスタと、
前記入力端子に接続される制御電極、接地電位に接続される第1の電極、及び前記出力端子に接続される第2の電極を有する、ノーマリーオン型のN型の第2の電界効果トランジスタとを含む、出力先の雑音による誤作動を防止するための出力回路。 - 前記第2の電界効果トランジスタの前記制御電極及び前記第1の電極の間に接続される抵抗回路をさらに含む、請求項6に記載の回路。
- スイッチング回路と、前記スイッチング回路に接続され、前記スイッチング回路を駆動するためのパルスを生成し前記スイッチング回路に与える駆動パルス生成回路とを含む回路であって、
前記スイッチング回路は、前記駆動パルス生成回路から前記パルスを受けるように接続される制御電極と、第1及び第2の電極とを有する、ノーマリーオフ型の第1の電界効果トランジスタを含み、
前記駆動パルス生成回路は、
入力信号を受け、前記第1の電界効果トランジスタを駆動するための駆動信号を生成し出力するための制御回路と、
前記制御回路から前記駆動信号を受けるように接続され、前記駆動信号に応答して、所定の第1及び第2の電位の間で遷移する前記パルスを、前記第1の電界効果トランジスタの前記制御電極に与えるための出力回路とを含み、
前記出力回路は、
前記制御回路の出力を受けるように接続される入力端子と、
前記第1の電界効果トランジスタの前記制御電極に接続される出力端子と、
前記入力端子に接続される制御電極、電源電位に接続される第1の電極、及び前記出力端子に接続される第2の電極を有する、ノーマリーオフ型のP型の第2の電界効果トランジスタと、
前記入力端子に接続される制御電極、前記第1の電界効果トランジスタの前記第1の電極に接続される第1の電極、及び前記出力端子に接続される第2の電極を有する、ノーマリーオン型のN型の第3の電界効果トランジスタとを含む、回路。
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