JPH04254995A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH04254995A JPH04254995A JP3035688A JP3568891A JPH04254995A JP H04254995 A JPH04254995 A JP H04254995A JP 3035688 A JP3035688 A JP 3035688A JP 3568891 A JP3568891 A JP 3568891A JP H04254995 A JPH04254995 A JP H04254995A
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- power supply
- sense amplifier
- voltage
- inverter
- mos transistor
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- 230000015654 memory Effects 0.000 claims abstract description 20
- 230000000087 stabilizing effect Effects 0.000 claims abstract description 7
- 239000003990 capacitor Substances 0.000 claims description 5
- 230000007257 malfunction Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、読出し専用メモリの電
流検知形センスアンプ回路に関する。読出し専用メモリ
略してＲＯＭのセンスアンプには電流検知形のセンスア
ンプ回路が用いられる。メモリは常に一層の高集積化が
図られており、高集積化のためにはセルの電流駆動能力
が弱くなっても、それにかまわずセルを縮小する必要が
ある。セルの電流駆動能力が弱くなればそれに伴なって
センスアンプの感度を上げる必要があり、そして感度が
上れば電源電圧変動などにより誤動作する恐れがあるの
でその防止対策が必要である。
流検知形センスアンプ回路に関する。読出し専用メモリ
略してＲＯＭのセンスアンプには電流検知形のセンスア
ンプ回路が用いられる。メモリは常に一層の高集積化が
図られており、高集積化のためにはセルの電流駆動能力
が弱くなっても、それにかまわずセルを縮小する必要が
ある。セルの電流駆動能力が弱くなればそれに伴なって
センスアンプの感度を上げる必要があり、そして感度が
上れば電源電圧変動などにより誤動作する恐れがあるの
でその防止対策が必要である。
【０００２】
【従来の技術】図６（ａ）に電流検知形のセンスアンプ
回路を示す。ＲＯＭは図５に示すようにセルアレイと、
そのワード線を選択する行デコーダ、ビット線を選択す
る列デコーダ、これらへアドレス信号を供給するアドレ
スバッファ、出力バッファなどから成るが、センスアン
プはこの列デコーダと出力バッファの間にある。
回路を示す。ＲＯＭは図５に示すようにセルアレイと、
そのワード線を選択する行デコーダ、ビット線を選択す
る列デコーダ、これらへアドレス信号を供給するアドレ
スバッファ、出力バッファなどから成るが、センスアン
プはこの列デコーダと出力バッファの間にある。
【０００３】センスアンプ回路は、メモリセル１４と直
列に接続されるＭＯＳトランジスタ１２とその負荷１０
、ＭＯＳトランジスタ１２と負荷１０との接続点の電位
ＶＣ を判別する電圧判定回路１６、トランジスタ１２
のメモリセル側の電位Ｖａ を反転してトランジスタ１
２のゲートへ加える初段インバータ１８からなる。ＲＯ
Ｍのメモリセルには種々の形成のものがあるが、こゝで
は単純化して１つのＭＯＳトランジスタからなるとし、
これが１つのビット線ＢＬに接続され、そのゲートにワ
ード線ＷＬの電位を受けて選択／非選択制御されるとす
る。ワード線ＷＬは選択でＨレベル、非選択でＬレベル
とすると、非選択ではセル１４はオフ、選択では記憶デ
ータに従ってオンまたはオフになる（このように例えば
閾値が調整される）。
列に接続されるＭＯＳトランジスタ１２とその負荷１０
、ＭＯＳトランジスタ１２と負荷１０との接続点の電位
ＶＣ を判別する電圧判定回路１６、トランジスタ１２
のメモリセル側の電位Ｖａ を反転してトランジスタ１
２のゲートへ加える初段インバータ１８からなる。ＲＯ
Ｍのメモリセルには種々の形成のものがあるが、こゝで
は単純化して１つのＭＯＳトランジスタからなるとし、
これが１つのビット線ＢＬに接続され、そのゲートにワ
ード線ＷＬの電位を受けて選択／非選択制御されるとす
る。ワード線ＷＬは選択でＨレベル、非選択でＬレベル
とすると、非選択ではセル１４はオフ、選択では記憶デ
ータに従ってオンまたはオフになる（このように例えば
閾値が調整される）。
【０００４】セル１４がオンであればビット線ＢＬに電
流が流れ、セル１４がオフであればビット線ＢＬに電流
が流れない。前者のとき負荷１０での電圧降下で電位Ｖ
Ｃ は下り、後者のときこの電圧降下がないので電位Ｖ
Ｃ が上り、電圧判定回路１６はこの電位ＶＣ のＨ，
Ｌを検出して、セル記憶データ１，０を示す出力を生じ
る。
流が流れ、セル１４がオフであればビット線ＢＬに電流
が流れない。前者のとき負荷１０での電圧降下で電位Ｖ
Ｃ は下り、後者のときこの電圧降下がないので電位Ｖ
Ｃ が上り、電圧判定回路１６はこの電位ＶＣ のＨ，
Ｌを検出して、セル記憶データ１，０を示す出力を生じ
る。
【０００５】トランジスタ１２とインバータ１８は、負
荷側の電位ＶＣ の変動に比べてセル側の電位Ｖａ の
変動を小にする機能を持つ。即ち、インバータ１８はそ
の出力のＨレベルとＬレベルの間の比例領域で動作し、
セルオンで電流が流れ、ＶＣ 従ってＶａ が下ると、
インバータ１８の出力Ｖｂ が上り、ｎチャネルＭＯＳ
トランジスタ１２の導通度を高め、Ｖａ の低下を抑制
する（トランジスタ１２の導通度が高まればビット線電
流を増大し、負荷１０の電圧降下従ってＶＣ の変動を
大にする効果もある）。またセルオフで電流が流れず、
ＶＣ 従ってＶａ が上るとインバータ１８の出力Ｖｂ
が下り、トランジスタ１２の導通度を下げ、Ｖａ の
上昇を抑える。こうして図６（ｂ）に示すようにＶＣ
の変動に比べてＶａ の変動が小さくなる。
荷側の電位ＶＣ の変動に比べてセル側の電位Ｖａ の
変動を小にする機能を持つ。即ち、インバータ１８はそ
の出力のＨレベルとＬレベルの間の比例領域で動作し、
セルオンで電流が流れ、ＶＣ 従ってＶａ が下ると、
インバータ１８の出力Ｖｂ が上り、ｎチャネルＭＯＳ
トランジスタ１２の導通度を高め、Ｖａ の低下を抑制
する（トランジスタ１２の導通度が高まればビット線電
流を増大し、負荷１０の電圧降下従ってＶＣ の変動を
大にする効果もある）。またセルオフで電流が流れず、
ＶＣ 従ってＶａ が上るとインバータ１８の出力Ｖｂ
が下り、トランジスタ１２の導通度を下げ、Ｖａ の
上昇を抑える。こうして図６（ｂ）に示すようにＶＣ
の変動に比べてＶａ の変動が小さくなる。
【０００６】ビット線ＢＬは比較的大きな寄生容量を持
つので、その電位Ｖａ が大きく変動すると大きな充放
電電流が流れ、Ｈ，Ｌレベルが安定する迄に時間を要し
、ひいてはメモリの動作速度を遅くする。従ってセンス
アンプによりＶａ の変動を小さく抑えることはメモリ
の高速化に有効である。そしてこのセンスアンプはＶＣ
の変動は大にするから、回路１６による電圧判定が容
易、確実に行なえる。
つので、その電位Ｖａ が大きく変動すると大きな充放
電電流が流れ、Ｈ，Ｌレベルが安定する迄に時間を要し
、ひいてはメモリの動作速度を遅くする。従ってセンス
アンプによりＶａ の変動を小さく抑えることはメモリ
の高速化に有効である。そしてこのセンスアンプはＶＣ
の変動は大にするから、回路１６による電圧判定が容
易、確実に行なえる。
【０００７】
【発明が解決しようとする課題】図６のセンスアンプ回
路では、インバータ１８の電源はセルアレイ等の電源Ｖ
ＣＣから直接とっており、この電源ＶＣＣの変動がその
まゝインバータ１８に加わってしまう。インバータ１８
の電源が変動すると出力電圧Ｖｂ が変動し、センスア
ンプが誤動作する恐れがある。
路では、インバータ１８の電源はセルアレイ等の電源Ｖ
ＣＣから直接とっており、この電源ＶＣＣの変動がその
まゝインバータ１８に加わってしまう。インバータ１８
の電源が変動すると出力電圧Ｖｂ が変動し、センスア
ンプが誤動作する恐れがある。
【０００８】これを図６（ｃ）で説明すると、曲線Ｃ１
は電源ＶＣＣがある電圧Ｖ１ のときのインバータ１
８の入力Ｖａ 対出力Ｖｂ の特性であり、曲線Ｃ２
は電源ＶＣＣの電圧がＶ１ より高くなったときのＶａ
対Ｖｂ 特性である。インバータ１８は比例領域で動
作するから、最初の動作点は例えばＰ１ であり、この
状態で電圧が上ると動作点はＰに移る。しかし動作点が
Ｐ２ になる即ちＶｂ が上るとトランジスタ１２の導
通度が上り、ひいてはＶａ が上昇し、この結果動作点
は例えばＰ３ へ移動し、こゝで安定化する。この状態
で電源ＶＣＣの電圧が下り、例えば元に戻ると、動作点
はＰ４ になる。この状態ではＶｂ はトランジスタ１
２の閾値電圧以下で、従ってトランジスタ１２はオフに
なる。動作点Ｐ４ はやがてＰ１ へ復帰するが、これ
はセル電流やリーク電流でビット線寄生容量の電荷を引
抜くことにより行なわれるから、動作が遅い。このよう
に電源電圧変動があるとインバータ１８の出力電圧Ｖｂ
は大きく変動し、これはトランジスタ１２の導通度従
ってビット線電流ひいては出力電圧ＶＣ を大きく変動
させ、電圧判定回路の出力を狂わせる。メモリ読出し中
にかゝる変動が生じると、セル記憶データの読出し出力
が誤出力になる恐れがある。また、これを避けるには変
動が落付いて動作が安定化した状態で読取る必要があり
、アクセスタイムが大になる。この問題は高集積化する
程、目立ってくる。本発明はかゝる点を改善し、電源変
動があっても誤動作することがないセンスアンプ回路を
提供することを目的とするものである。
は電源ＶＣＣがある電圧Ｖ１ のときのインバータ１
８の入力Ｖａ 対出力Ｖｂ の特性であり、曲線Ｃ２
は電源ＶＣＣの電圧がＶ１ より高くなったときのＶａ
対Ｖｂ 特性である。インバータ１８は比例領域で動
作するから、最初の動作点は例えばＰ１ であり、この
状態で電圧が上ると動作点はＰに移る。しかし動作点が
Ｐ２ になる即ちＶｂ が上るとトランジスタ１２の導
通度が上り、ひいてはＶａ が上昇し、この結果動作点
は例えばＰ３ へ移動し、こゝで安定化する。この状態
で電源ＶＣＣの電圧が下り、例えば元に戻ると、動作点
はＰ４ になる。この状態ではＶｂ はトランジスタ１
２の閾値電圧以下で、従ってトランジスタ１２はオフに
なる。動作点Ｐ４ はやがてＰ１ へ復帰するが、これ
はセル電流やリーク電流でビット線寄生容量の電荷を引
抜くことにより行なわれるから、動作が遅い。このよう
に電源電圧変動があるとインバータ１８の出力電圧Ｖｂ
は大きく変動し、これはトランジスタ１２の導通度従
ってビット線電流ひいては出力電圧ＶＣ を大きく変動
させ、電圧判定回路の出力を狂わせる。メモリ読出し中
にかゝる変動が生じると、セル記憶データの読出し出力
が誤出力になる恐れがある。また、これを避けるには変
動が落付いて動作が安定化した状態で読取る必要があり
、アクセスタイムが大になる。この問題は高集積化する
程、目立ってくる。本発明はかゝる点を改善し、電源変
動があっても誤動作することがないセンスアンプ回路を
提供することを目的とするものである。
【０００９】
【課題を解決するための手段】図１に示すように本発明
ではインバータ１８の電源回路に電圧安定回路２０を挿
入する。全図を通してそうであるが、他の図と同じ部分
には同じ符号が付してある。従って１０はセンスアンプ
の負荷、１２は同ＭＯＳトランジスタ、１６は電圧判定
回路、１８はインバータである。
ではインバータ１８の電源回路に電圧安定回路２０を挿
入する。全図を通してそうであるが、他の図と同じ部分
には同じ符号が付してある。従って１０はセンスアンプ
の負荷、１２は同ＭＯＳトランジスタ、１６は電圧判定
回路、１８はインバータである。
【００１０】
【作用】この構成ではインバータ１８の電源が電圧安定
回路２０により安定化されるので、図６で述べた問題は
発生せず、読取り時に電源ＶＣＣの電圧変動があっても
誤出力を生じることは回避される。
回路２０により安定化されるので、図６で述べた問題は
発生せず、読取り時に電源ＶＣＣの電圧変動があっても
誤出力を生じることは回避される。
【００１１】
【実施例】図２に電圧安定回路２０の実施例を示す。図
示のようにこれは電源ＶＣＣとインバータ１８の電源端
との間に挿入されたｎチャネルＭＯＳトランジスタ２２
と、電源ＶＣＣとグランド間に直列に接続されたｐチャ
ネルＭＯＳトランジスタ２４とＭＯＳキャパシタ２６か
らなり、このトランジスタ２４とキャパシタ２６の接続
点Ｖｄ にトランジスタ２２のゲートが接続される。
示のようにこれは電源ＶＣＣとインバータ１８の電源端
との間に挿入されたｎチャネルＭＯＳトランジスタ２２
と、電源ＶＣＣとグランド間に直列に接続されたｐチャ
ネルＭＯＳトランジスタ２４とＭＯＳキャパシタ２６か
らなり、このトランジスタ２４とキャパシタ２６の接続
点Ｖｄ にトランジスタ２２のゲートが接続される。
【００１２】ｐチャネルＭＯＳトランジスタ２４は、ゲ
ートがグランドに接続されるので常にオンであり、抵抗
として機能する。キャパシタ２６はこの抵抗とＣＲ時定
数を形成し、トランジスタ２２のゲートに加わる電源Ｖ
ＣＣの電圧を緩和する。例えば電源ＶＣＣの電圧が急激
に上昇してもトランジスタ２２のゲートに加わる電圧Ｖ
ｄ （こゝではノードとその電圧には同じ符号を使用す
る）は上記ＣＲ時定数により緩和されて緩やかに上昇す
る。電源ＶＣＣの電圧が急激に下降した場合も同様で、
電圧Ｖｄ は緩やかに下降する。このように、トランジ
スタ２２のゲート電圧Ｖｄ が急激な変化はしないと、
次のようになる。なおＶＧＳはトランジスタ２２のゲー
ト、ソース間電圧、ＶＤＳは同ドレイン、ソース間電圧
、Ｖｔｈは同閾値電圧、Ｖｅ はインバータ１８の電源
端電圧である。 またこゝでは簡単化してＶｄ ＝一定とする。
ートがグランドに接続されるので常にオンであり、抵抗
として機能する。キャパシタ２６はこの抵抗とＣＲ時定
数を形成し、トランジスタ２２のゲートに加わる電源Ｖ
ＣＣの電圧を緩和する。例えば電源ＶＣＣの電圧が急激
に上昇してもトランジスタ２２のゲートに加わる電圧Ｖ
ｄ （こゝではノードとその電圧には同じ符号を使用す
る）は上記ＣＲ時定数により緩和されて緩やかに上昇す
る。電源ＶＣＣの電圧が急激に下降した場合も同様で、
電圧Ｖｄ は緩やかに下降する。このように、トランジ
スタ２２のゲート電圧Ｖｄ が急激な変化はしないと、
次のようになる。なおＶＧＳはトランジスタ２２のゲー
ト、ソース間電圧、ＶＤＳは同ドレイン、ソース間電圧
、Ｖｔｈは同閾値電圧、Ｖｅ はインバータ１８の電源
端電圧である。 またこゝでは簡単化してＶｄ ＝一定とする。
【００１３】■電源変動なしの場合
ＶＧＳ＝ＶＤＳ， ＶＧＳ−Ｖｔｈ＜ＶＤＳ
従ってトランジスタ２２は飽和領域動作∴Ｖｅ ＝Ｖｄ
−Ｖｔｈ （Ｖｄ ＝ＶＣＣ）■電源電圧
が＋ΔＶ変動した場合 上記■と同様にしてトランジスタ２２は飽和領域動作∴
Ｖｅ ＝Ｖｄ −Ｖｔｈ ■電源電圧が−ΔＶ（ΔＶ＜Ｖｔｈ）変動した場合ＶＧ
Ｓ＝Ｖｄ −Ｖｅ ， ＶＤＳ＝Ｖｄ −ΔＶ−
Ｖｅ ＶＧＳ−Ｖｔｈ＝Ｖｄ −Ｖｅ −Ｖｔｈ＜ＶＤ
Ｓ従ってトランジスタ２２は飽和領域動作∴Ｖｅ ＝Ｖ
ｄ −Ｖｔｈ
従ってトランジスタ２２は飽和領域動作∴Ｖｅ ＝Ｖｄ
−Ｖｔｈ （Ｖｄ ＝ＶＣＣ）■電源電圧
が＋ΔＶ変動した場合 上記■と同様にしてトランジスタ２２は飽和領域動作∴
Ｖｅ ＝Ｖｄ −Ｖｔｈ ■電源電圧が−ΔＶ（ΔＶ＜Ｖｔｈ）変動した場合ＶＧ
Ｓ＝Ｖｄ −Ｖｅ ， ＶＤＳ＝Ｖｄ −ΔＶ−
Ｖｅ ＶＧＳ−Ｖｔｈ＝Ｖｄ −Ｖｅ −Ｖｔｈ＜ＶＤ
Ｓ従ってトランジスタ２２は飽和領域動作∴Ｖｅ ＝Ｖ
ｄ −Ｖｔｈ
【００１４】これら■〜■とも、Ｖｄ ＝一定を仮定し
ているから、インバータ１８の電源電圧Ｖｅ の変動は
ない。 ■電源電圧が−ΔＶ（ΔＶ＞Ｖｔｈ）変動した場合ＶＧ
Ｓ−Ｖｔｈ＞ＶＤＳ 従ってトランジスタ２２は非飽和領域動作。この状態で
はＶＤＳ≒０になるのでＶｅ ＝ＶＣＣ−ΔＶ、従って
上記■〜■に対するＶｅ の変化ΔＶｅ は ΔＶｅ ＝Ｖｄ −Ｖｔｈ−（ＶＣＣ−ΔＶ）＝ΔＶ−
Ｖｔｈであり、電源ＶＣＣの電圧変動ΔＶがインバータ
電源端ではΔＶ−Ｖｔｈに低減する。
ているから、インバータ１８の電源電圧Ｖｅ の変動は
ない。 ■電源電圧が−ΔＶ（ΔＶ＞Ｖｔｈ）変動した場合ＶＧ
Ｓ−Ｖｔｈ＞ＶＤＳ 従ってトランジスタ２２は非飽和領域動作。この状態で
はＶＤＳ≒０になるのでＶｅ ＝ＶＣＣ−ΔＶ、従って
上記■〜■に対するＶｅ の変化ΔＶｅ は ΔＶｅ ＝Ｖｄ −Ｖｔｈ−（ＶＣＣ−ΔＶ）＝ΔＶ−
Ｖｔｈであり、電源ＶＣＣの電圧変動ΔＶがインバータ
電源端ではΔＶ−Ｖｔｈに低減する。
【００１５】図３は上記■〜■におけるインバータ電源
端電圧Ｖｅ の変化を示す。図示のように■では電源Ｖ
ＣＣの変動はなく、電圧Ｖｅ の変動もない。■ではＶ
ＣＣに＋ΔＶの変化があるが、Ｖｅ には変化がない。 ■ではＶＣＣにＶｔｈ以下の電圧変化−ΔＶがあるが、
Ｖｅ に変化はない。変化があるのは■で、この場合は
ＶＣＣにＶｔｈ以上の電圧変化−ΔＶがあり、このとき
はＶｅ にΔＶ−Ｖｔｈの変化がある。これはΔＶより
Ｖｔｈだけ小さい。
端電圧Ｖｅ の変化を示す。図示のように■では電源Ｖ
ＣＣの変動はなく、電圧Ｖｅ の変動もない。■ではＶ
ＣＣに＋ΔＶの変化があるが、Ｖｅ には変化がない。 ■ではＶＣＣにＶｔｈ以下の電圧変化−ΔＶがあるが、
Ｖｅ に変化はない。変化があるのは■で、この場合は
ＶＣＣにＶｔｈ以上の電圧変化−ΔＶがあり、このとき
はＶｅ にΔＶ−Ｖｔｈの変化がある。これはΔＶより
Ｖｔｈだけ小さい。
【００１６】図４（ａ）〜（ｅ）は負荷１０の具体例を
示す。（ａ）では負荷１０はｐチャネルＭＯＳトランジ
スタであり、ゲートはこれをオンにする電源へ接続して
おく。（ｂ）でも負荷１０はｐチャネルＭＯＳトランジ
スタであるが、この場合はゲートをドレインへ接続する
。（ｃ）では負荷１０はｎチャネルＭＯＳトランジスタ
であり、ゲートはこれをオンにする電源へ接続する。 （ｄ）でも負荷１０はｎチャネルＭＯＳトランジスタで
あるが、ディプリーション型であり、ゲートはソースへ
接続される。（ｅ）でも負荷１０はｎチャネルＭＯＳト
ランジスタであるが、エンハンスメント型であり、ゲー
トはドレインへ接続される。負荷１０としてはこれら等
のうちの適宜のものを使用すればよい。図４（ｆ）（ｇ
）は、インバータ１８の具体例を示す。（ｆ）はＣＭＯ
Ｓインバータであり、（ｇ）はｎＭＯＳインバータであ
る。この電源端が電圧安定回路２０へ接続する。
示す。（ａ）では負荷１０はｐチャネルＭＯＳトランジ
スタであり、ゲートはこれをオンにする電源へ接続して
おく。（ｂ）でも負荷１０はｐチャネルＭＯＳトランジ
スタであるが、この場合はゲートをドレインへ接続する
。（ｃ）では負荷１０はｎチャネルＭＯＳトランジスタ
であり、ゲートはこれをオンにする電源へ接続する。 （ｄ）でも負荷１０はｎチャネルＭＯＳトランジスタで
あるが、ディプリーション型であり、ゲートはソースへ
接続される。（ｅ）でも負荷１０はｎチャネルＭＯＳト
ランジスタであるが、エンハンスメント型であり、ゲー
トはドレインへ接続される。負荷１０としてはこれら等
のうちの適宜のものを使用すればよい。図４（ｆ）（ｇ
）は、インバータ１８の具体例を示す。（ｆ）はＣＭＯ
Ｓインバータであり、（ｇ）はｎＭＯＳインバータであ
る。この電源端が電圧安定回路２０へ接続する。
【００１７】
【発明の効果】以上説明したように本発明によれば、メ
モリ電源が変動してもセンスアンプのインバータの電源
が全くまたは殆んど変動しないようにしたので、メモリ
電源の変動で発生するセンスアンプの誤動作を阻止する
ことができ、甚だ有益である。
モリ電源が変動してもセンスアンプのインバータの電源
が全くまたは殆んど変動しないようにしたので、メモリ
電源の変動で発生するセンスアンプの誤動作を阻止する
ことができ、甚だ有益である。
【図１】本発明のセンスアンプ回路を示すブロック図で
ある。
ある。
【図２】本発明の実施例を示す回路図である。
【図３】本発明の効果の説明図である。
【図４】図１の一部の具体例を示す回路図である。
【図５】読取り専用メモリのブロック図である。
【図６】従来のセンスアンプ回路の説明図である。
１０ 負荷
１２ トランジスタ
１４ メモリセル
１６ 電圧判定回路
１８ インバータ
２０ 電圧安定回路
２２ トランジスタ
２４ 抵抗素子
２６ キャパシタ
Claims (2)
- 【請求項１】 メモリセルと直列に接続されたＭＯＳ
トランジスタ（１２）とその負荷（１０）、該ＭＯＳト
ランジスタと負荷との接続点の電位を判定する電圧判定
回路（１６）、および該ＭＯＳトランジスタのゲートへ
そのメモリセル側の電位を反転して加えるインバータ（
１８）を備える読取り専用メモリの電流検知形センスア
ンプ回路において、該インバータの電源側に電圧安定回
路（２０）を設けたことを特徴とするセンスアンプ回路
。 - 【請求項２】 電圧安定回路は、電源とインバータの
電源端との間に挿入されたＭＯＳトランジスタ（２２）
と、該ＭＯＳトランジスタのゲートをグランドへ接続す
るキャパシタ（２６）および電源へ接続する抵抗素子（
２４）により構成されたことを特徴とする請求項１記載
のセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035688A JPH04254995A (ja) | 1991-02-04 | 1991-02-04 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035688A JPH04254995A (ja) | 1991-02-04 | 1991-02-04 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04254995A true JPH04254995A (ja) | 1992-09-10 |
Family
ID=12448840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3035688A Pending JPH04254995A (ja) | 1991-02-04 | 1991-02-04 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04254995A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009081962A (ja) * | 2007-09-26 | 2009-04-16 | Sharp Corp | スイッチング回路、回路、並びにスイッチング回路及び駆動パルス生成回路を含む回路 |
-
1991
- 1991-02-04 JP JP3035688A patent/JPH04254995A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009081962A (ja) * | 2007-09-26 | 2009-04-16 | Sharp Corp | スイッチング回路、回路、並びにスイッチング回路及び駆動パルス生成回路を含む回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010424 |