JPH06188710A - 電力ｆｅｔ用制御回路 - Google Patents
電力ｆｅｔ用制御回路Info
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- JPH06188710A JPH06188710A JP5134396A JP13439693A JPH06188710A JP H06188710 A JPH06188710 A JP H06188710A JP 5134396 A JP5134396 A JP 5134396A JP 13439693 A JP13439693 A JP 13439693A JP H06188710 A JPH06188710 A JP H06188710A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- Electronic Switches (AREA)
- Rectifiers (AREA)
- Power Conversion In General (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】
【目的】 アース電位が相互に異なっていてもその機能
が保証される電力ＦＥＴ用制御回路を提供する。 【構成】 第３のＦＥＴ（１６）はディプリーションＦ
ＥＴであり、ディプリーションＦＥＴのゲート端子は制
御可能なスイッチ（１２）と接続されており、ディプリ
ーションＦＥＴのドレイン−ソース区間は電力ＦＥＴ
（１）のゲート端子とソース端子との間に接続されてお
り、制御可能なスイッチ（１２）は第２の入力端子（１
３）と接続されており、第２の入力端子（１３）には供
給電圧よりも低い電圧が印加される。
が保証される電力ＦＥＴ用制御回路を提供する。 【構成】 第３のＦＥＴ（１６）はディプリーションＦ
ＥＴであり、ディプリーションＦＥＴのゲート端子は制
御可能なスイッチ（１２）と接続されており、ディプリ
ーションＦＥＴのドレイン−ソース区間は電力ＦＥＴ
（１）のゲート端子とソース端子との間に接続されてお
り、制御可能なスイッチ（１２）は第２の入力端子（１
３）と接続されており、第２の入力端子（１３）には供
給電圧よりも低い電圧が印加される。
Description
【０００１】
【産業上の利用分野】本発明は、ａ）電力ＦＥＴ（１）
のゲート電極が第１のダイオード（９）とコンデンサ
（１０）を介して第１の入力端子（１１）に接続されて
おり、ｂ）第１のダイオードとコンデンサの間に第２の
ダイオードが接続されており、該第２のダイオードは、
第２のＦＥＴ（５）のドレイン−ソース区間を介して電
力ＦＥＴ（１）のドレイン端子と接続されており、ｃ）
第２のＦＥＴは電力ＦＥＴとは反対のチャネル形であ
り、ｄ）第２のＦＥＴ（５）のゲート端子とソース端子
との間には抵抗（６）が接続されており、ｅ）第２のＦ
ＥＴのゲート端子は制御可能なスイッチ（１２）と接続
されており、ｆ）電力ＦＥＴのゲート−ソース容量は第
３のＦＥＴ（１６）のドレイン−ソース区間を介して放
電される、ソース側に負荷が直列に接続された電力ＦＥ
Ｔ用制御回路に関する。
のゲート電極が第１のダイオード（９）とコンデンサ
（１０）を介して第１の入力端子（１１）に接続されて
おり、ｂ）第１のダイオードとコンデンサの間に第２の
ダイオードが接続されており、該第２のダイオードは、
第２のＦＥＴ（５）のドレイン−ソース区間を介して電
力ＦＥＴ（１）のドレイン端子と接続されており、ｃ）
第２のＦＥＴは電力ＦＥＴとは反対のチャネル形であ
り、ｄ）第２のＦＥＴ（５）のゲート端子とソース端子
との間には抵抗（６）が接続されており、ｅ）第２のＦ
ＥＴのゲート端子は制御可能なスイッチ（１２）と接続
されており、ｆ）電力ＦＥＴのゲート−ソース容量は第
３のＦＥＴ（１６）のドレイン−ソース区間を介して放
電される、ソース側に負荷が直列に接続された電力ＦＥ
Ｔ用制御回路に関する。
【０００２】
【従来の技術】このような制御回路は、例えば欧州特許
出願第０２３６９６７号明細書に記載されている。この
回路装置は公知の倍電圧回路の作用に従い動作する。こ
れにより、制御入力側の電圧がドレイン電圧よりも低い
場合、ソース側負荷を有する電力ＦＥＴを完全に導通制
御することができる。この回路装置では第２のＦＥＴの
ドレイン端子と第３のＦＥＴのソース端子がアースに接
続されている。負荷も同様にアース電位にある。複合装
置、例えば自動車では、前記の回路装置の所属する制御
回路のアース電位と負荷の接続されるアース電位との間
に非常に大きな電位差が発生し得る。
出願第０２３６９６７号明細書に記載されている。この
回路装置は公知の倍電圧回路の作用に従い動作する。こ
れにより、制御入力側の電圧がドレイン電圧よりも低い
場合、ソース側負荷を有する電力ＦＥＴを完全に導通制
御することができる。この回路装置では第２のＦＥＴの
ドレイン端子と第３のＦＥＴのソース端子がアースに接
続されている。負荷も同様にアース電位にある。複合装
置、例えば自動車では、前記の回路装置の所属する制御
回路のアース電位と負荷の接続されるアース電位との間
に非常に大きな電位差が発生し得る。
【０００３】従って前記の回路装置の機能は動作中に常
に保証されるものではない。
に保証されるものではない。
【０００４】
【発明が解決しようとする課題】本発明の課題は、冒頭
に述べた制御回路をさらに改善し、上記のようにアース
電位が相互に異なっていてもその機能が保証されるよう
に構成することである。
に述べた制御回路をさらに改善し、上記のようにアース
電位が相互に異なっていてもその機能が保証されるよう
に構成することである。
【０００５】
【課題を解決するための手段】この課題は本発明によ
り、ｇ）第３のＦＥＴ（１６）はディプリーションＦＥ
Ｔであり、ｈ）ディプリーションＦＥＴのゲート端子は
制御可能なスイッチ（１２）と接続されており、ｉ）デ
ィプリーションＦＥＴのドレイン−ソース区間は電力Ｆ
ＥＴ（１）のゲート端子とソース端子との間に接続され
ており、ｊ）制御可能なスイッチ（１２）は第２の入力
端子（１３）と接続されており、ｋ）第２の入力端子
（１３）には供給電圧よりも低い電圧が印加されるよう
に構成して解決される。
り、ｇ）第３のＦＥＴ（１６）はディプリーションＦＥ
Ｔであり、ｈ）ディプリーションＦＥＴのゲート端子は
制御可能なスイッチ（１２）と接続されており、ｉ）デ
ィプリーションＦＥＴのドレイン−ソース区間は電力Ｆ
ＥＴ（１）のゲート端子とソース端子との間に接続され
ており、ｊ）制御可能なスイッチ（１２）は第２の入力
端子（１３）と接続されており、ｋ）第２の入力端子
（１３）には供給電圧よりも低い電圧が印加されるよう
に構成して解決される。
【０００６】本発明の実施形態は従属請求項に記載され
ている。
ている。
【０００７】
【実施例】図１の回路装置は電力ＦＥＴ１を有し、この
電力ＦＥＴのドレイン端子Ｄには端子３を介して供給電
圧＋ＵBBが印加される。そのソース端子は端子４を介し
て負荷２と接続されている。この負荷は一方でアース
（負荷アース）に接続されている。電力ＦＥＴ１のドレ
イン端子とソース端子との間には、第２のＦＥＴ５と抵
抗１４からなる直列回路が接続されている。ＦＥＴ５は
電力ＦＥＴとは反対のチャネル形である。そのソース端
子は電力ＦＥＴ１のドレイン端子と接続されており、そ
のドレイン端子は抵抗１４と接続されている。第１のＦ
ＥＴ５のゲート端子とそのソース端子との間には抵抗６
が接続されている。
電力ＦＥＴのドレイン端子Ｄには端子３を介して供給電
圧＋ＵBBが印加される。そのソース端子は端子４を介し
て負荷２と接続されている。この負荷は一方でアース
（負荷アース）に接続されている。電力ＦＥＴ１のドレ
イン端子とソース端子との間には、第２のＦＥＴ５と抵
抗１４からなる直列回路が接続されている。ＦＥＴ５は
電力ＦＥＴとは反対のチャネル形である。そのソース端
子は電力ＦＥＴ１のドレイン端子と接続されており、そ
のドレイン端子は抵抗１４と接続されている。第１のＦ
ＥＴ５のゲート端子とそのソース端子との間には抵抗６
が接続されている。
【０００８】電力ＦＦＥＴ１のゲート端子は抵抗１７、
１９と第１のダイオード９を介してコンデンサ１０の一
方の端子と接続されている。コンデンサの他方の端子は
第１の入力端子１１と接続されている。コンデンサ１０
と第１のダイオード９との接続点には、ｎｐｎバイポー
ラトランジスタ８のエミッタ端子が接続されている。こ
のトランジスタのベース端子は第２のＦＥＴ５のドレイ
ン端子と接続されており、そのコレクタ端子はＦＥＴ５
のソース端子と接続されている。電力ＦＥＴ１のゲート
端子とソース端子の間には、抵抗１８を介して第３のＦ
ＥＴ１６のドレイン−ソース区間が接続されている。第
３のＦＥＴはディプリーションＦＥＴとして構成されて
いる。そのソース端子は電力ＦＥＴ１のソース端子と接
続されている。第３のＦＥＴ１６のゲート端子は一方で
抵抗２０と制御可能なスイッチ１２を介してい第２の入
力端子１３に、他方で第２のＦＥＴ５のゲート端子に接
続されている。
１９と第１のダイオード９を介してコンデンサ１０の一
方の端子と接続されている。コンデンサの他方の端子は
第１の入力端子１１と接続されている。コンデンサ１０
と第１のダイオード９との接続点には、ｎｐｎバイポー
ラトランジスタ８のエミッタ端子が接続されている。こ
のトランジスタのベース端子は第２のＦＥＴ５のドレイ
ン端子と接続されており、そのコレクタ端子はＦＥＴ５
のソース端子と接続されている。電力ＦＥＴ１のゲート
端子とソース端子の間には、抵抗１８を介して第３のＦ
ＥＴ１６のドレイン−ソース区間が接続されている。第
３のＦＥＴはディプリーションＦＥＴとして構成されて
いる。そのソース端子は電力ＦＥＴ１のソース端子と接
続されている。第３のＦＥＴ１６のゲート端子は一方で
抵抗２０と制御可能なスイッチ１２を介してい第２の入
力端子１３に、他方で第２のＦＥＴ５のゲート端子に接
続されている。
【０００９】制御可能なスイッチ１２がスイッチオンさ
れると、入力電圧ＵinがＦＥＴ５のゲート端子に印加さ
れる。この入力電圧は供給電圧＋ＵBBよりも低い。これ
により電流が端子３から抵抗６、抵抗２０、制御可能な
スイッチ１２を介して端子１３へ流れる。抵抗６と２０
は、ＦＥＴ５が導通制御され、ディプリーションＦＥＴ
１６が阻止されるように選定されている。これにより電
流がＦＥＴ５のドレイン−ソース区間を介して、一方で
抵抗１４をとおって、他方でバイポーラトランジスタ８
のベース端子へ流れる。これによりバイポーラトランジ
スタは導通制御され、電流がダイオード９、抵抗１７と
１９を介して電力ＦＥＴ１のゲート端子へ流れ、そのゲ
ート−ソース容量を充電する。これにより電力ＦＥＴは
導通する。
れると、入力電圧ＵinがＦＥＴ５のゲート端子に印加さ
れる。この入力電圧は供給電圧＋ＵBBよりも低い。これ
により電流が端子３から抵抗６、抵抗２０、制御可能な
スイッチ１２を介して端子１３へ流れる。抵抗６と２０
は、ＦＥＴ５が導通制御され、ディプリーションＦＥＴ
１６が阻止されるように選定されている。これにより電
流がＦＥＴ５のドレイン−ソース区間を介して、一方で
抵抗１４をとおって、他方でバイポーラトランジスタ８
のベース端子へ流れる。これによりバイポーラトランジ
スタは導通制御され、電流がダイオード９、抵抗１７と
１９を介して電力ＦＥＴ１のゲート端子へ流れ、そのゲ
ート−ソース容量を充電する。これにより電力ＦＥＴは
導通する。
【００１０】同時に電力ＦＥＴ１のゲート−ソース容量
により、コンデンサ１０もバイポーラトランジスタ８の
コレクタ−エミッタ区間を介して充電される。入力端子
１１にパルス列が供給されると、コンデンサ１０とダイ
オード９との接続点の電位が上昇し、電力ＦＥＴのゲー
ト−ソース容量はさらに充電される。コンデンサ１０の
抵抗１４と負荷２を介したアースへの放電は、バイポー
ラトランジスタ８の阻止方向にバイアスされたベース−
エミッタ区間により阻止される。バイポーラトランジス
タ８のベース−エミッタ区間は公知の回路の第２のダイ
オードに相応する。もちろん図１の回路でも、バイポー
ラトランジスタ８の代わりに簡単化のため簡単なダイオ
ードを使用することもできる。このダイオードのアノー
ド端子はＦＦＥＴ５のドレイン端子と、そのカソード端
子は第１のダイオード９のアノード端子と接続される。
により、コンデンサ１０もバイポーラトランジスタ８の
コレクタ−エミッタ区間を介して充電される。入力端子
１１にパルス列が供給されると、コンデンサ１０とダイ
オード９との接続点の電位が上昇し、電力ＦＥＴのゲー
ト−ソース容量はさらに充電される。コンデンサ１０の
抵抗１４と負荷２を介したアースへの放電は、バイポー
ラトランジスタ８の阻止方向にバイアスされたベース−
エミッタ区間により阻止される。バイポーラトランジス
タ８のベース−エミッタ区間は公知の回路の第２のダイ
オードに相応する。もちろん図１の回路でも、バイポー
ラトランジスタ８の代わりに簡単化のため簡単なダイオ
ードを使用することもできる。このダイオードのアノー
ド端子はＦＦＥＴ５のドレイン端子と、そのカソード端
子は第１のダイオード９のアノード端子と接続される。
【００１１】電力ＦＥＴ１の遮断のために制御可能なス
イッチ１２が開放される。これによりディプリーション
ＦＥＴ１６のゲート端子の電圧が上昇し、このＦＥＴは
導通制御される。ＦＥＴ５とバイポーラトランジスタ８
は同時に阻止される。これにより電力ＦＥＴ１のゲート
−ソース容量は放電され、トランジスタは阻止される。
抵抗７、１８と１９は第１の入力側にさらに給電される
電流の大部分がディプリーションＦＥＴ１６をとおって
流れ、それにより電力ＦＥＴ１のゲート−ソース容量の
新たな充電が行われないように選定されている。
イッチ１２が開放される。これによりディプリーション
ＦＥＴ１６のゲート端子の電圧が上昇し、このＦＥＴは
導通制御される。ＦＥＴ５とバイポーラトランジスタ８
は同時に阻止される。これにより電力ＦＥＴ１のゲート
−ソース容量は放電され、トランジスタは阻止される。
抵抗７、１８と１９は第１の入力側にさらに給電される
電流の大部分がディプリーションＦＥＴ１６をとおって
流れ、それにより電力ＦＥＴ１のゲート−ソース容量の
新たな充電が行われないように選定されている。
【００１２】抵抗６、１４はツェナーダイオード７、１
５に並列に接続することができる。ツェナーダイオード
７はＦＥＴ５ゲート−ソース容量を過電圧から保護す
る。ツェナーダイオード１５により、バイポーラトラン
ジスタ８の過制御が阻止される。
５に並列に接続することができる。ツェナーダイオード
７はＦＥＴ５ゲート−ソース容量を過電圧から保護す
る。ツェナーダイオード１５により、バイポーラトラン
ジスタ８の過制御が阻止される。
【００１３】本発明の回路は、電力ＦＥＴを負荷２の短
絡の際に保護するという利点を有する。この場合、端子
４がアース電位になると、バイポーラトランジスタ８の
基準電位はツェナーダイオード１５の降伏電圧に制限さ
れる。電力ＦＥＴ１のゲート端子には最大で、バイポー
ラトランジスタ８のベース−エミッタダイオードとダイ
オード９の導通電圧を差し引いた前記の降伏電圧が印加
する。従ってツェナーダイオード１５の選択により、電
力ＦＥＴ１の最大ゲート−ソース電圧、延いては短絡の
場合の最大電流が調整される。
絡の際に保護するという利点を有する。この場合、端子
４がアース電位になると、バイポーラトランジスタ８の
基準電位はツェナーダイオード１５の降伏電圧に制限さ
れる。電力ＦＥＴ１のゲート端子には最大で、バイポー
ラトランジスタ８のベース−エミッタダイオードとダイ
オード９の導通電圧を差し引いた前記の降伏電圧が印加
する。従ってツェナーダイオード１５の選択により、電
力ＦＥＴ１の最大ゲート−ソース電圧、延いては短絡の
場合の最大電流が調整される。
【００１４】図２の回路装置は、一連の発展形態の点で
図１の回路装置とは異なる。この発展形態はそれぞれ独
立でもまたは任意の組合せでも適用することができる。
同じ素子または機能の同じ素子には図１と同じ参照符号
が付してある。
図１の回路装置とは異なる。この発展形態はそれぞれ独
立でもまたは任意の組合せでも適用することができる。
同じ素子または機能の同じ素子には図１と同じ参照符号
が付してある。
【００１５】第１の発展形態によれば、電力ＦＥＴのド
レイン端子と、抵抗１７と１９の接続点との間にツェナ
ーダイオード２５とダイオード２６からなる逆直列回路
を接続することができる。この場合、ツェナーダイオー
ドのカソードは電力ＦＥＴ１のドレイン端子と接続され
ている。これにより誘導性負荷の遮断の際に発生し得る
電圧ピークが減少される。
レイン端子と、抵抗１７と１９の接続点との間にツェナ
ーダイオード２５とダイオード２６からなる逆直列回路
を接続することができる。この場合、ツェナーダイオー
ドのカソードは電力ＦＥＴ１のドレイン端子と接続され
ている。これにより誘導性負荷の遮断の際に発生し得る
電圧ピークが減少される。
【００１６】第２の発展形態によれば、抵抗１７と１９
の接続点と、電力ＦＥＴ１のソース端子との間に電圧制
限手段２７を設けることができる。この電圧制限手段は
電力ＦＥＴ１のドレイン電圧により制御線路を介して次
のように制御される。すなわち、ドレイン−ソース電圧
が短絡により増大した際、電力ＦＥＴのゲート−ソース
電圧が低減されるように制御される。これにより電力Ｆ
ＥＴでの電流制限が達成される。
の接続点と、電力ＦＥＴ１のソース端子との間に電圧制
限手段２７を設けることができる。この電圧制限手段は
電力ＦＥＴ１のドレイン電圧により制御線路を介して次
のように制御される。すなわち、ドレイン−ソース電圧
が短絡により増大した際、電力ＦＥＴのゲート−ソース
電圧が低減されるように制御される。これにより電力Ｆ
ＥＴでの電流制限が達成される。
【００１７】別の発展形態では、第１のダイオード９と
抵抗１７の間に第３のダイオード２１が挿入接続され
る。その際、ダイオード２１のアノードはダイオード９
のカソードと接続される。２つのダイオードの接続点は
別のコンデンサ２３を介して第３の入力端子２４と接続
されている。
抵抗１７の間に第３のダイオード２１が挿入接続され
る。その際、ダイオード２１のアノードはダイオード９
のカソードと接続される。２つのダイオードの接続点は
別のコンデンサ２３を介して第３の入力端子２４と接続
されている。
【００１８】端子２４に、端子１に印加されるパルス列
と位相が１８０°ずれたパルス列が印加されると、ダイ
オード９のカソード端子で高くポンピングされた電圧が
コンデンサ２３の電圧に加算される。これにより電力Ｆ
ＥＴ１のゲート電圧が迅速に上昇するようになる。
と位相が１８０°ずれたパルス列が印加されると、ダイ
オード９のカソード端子で高くポンピングされた電圧が
コンデンサ２３の電圧に加算される。これにより電力Ｆ
ＥＴ１のゲート電圧が迅速に上昇するようになる。
【００１９】コンデンサ２３の放電相での放電はバイポ
ーラトランジスタ２２のベース−エミッタ区間を介して
阻止される。このトランジスタ２２のエミッタはダイオ
ード９のカソードとダイオード２１のアノードとの間に
接続されている。このトランジスタ２２のコレクタ端子
とベース端子はそれぞれバイポーラトランジスタ８のコ
レクタ端子およびベース端子と接続されている。バイポ
ーラトランジスタ２２はバイポーラトランジスタ８と同
時にＦＥＴ５を介してスイッチオンされる。バイポーラ
トランジスタ２２のコレクタ−エミッタ区間、ダイオー
ド２１および抵抗１７と１９を介して、電力ＦＥＴ１の
ゲート−ソース容量が負荷的に充電される。
ーラトランジスタ２２のベース−エミッタ区間を介して
阻止される。このトランジスタ２２のエミッタはダイオ
ード９のカソードとダイオード２１のアノードとの間に
接続されている。このトランジスタ２２のコレクタ端子
とベース端子はそれぞれバイポーラトランジスタ８のコ
レクタ端子およびベース端子と接続されている。バイポ
ーラトランジスタ２２はバイポーラトランジスタ８と同
時にＦＥＴ５を介してスイッチオンされる。バイポーラ
トランジスタ２２のコレクタ−エミッタ区間、ダイオー
ド２１および抵抗１７と１９を介して、電力ＦＥＴ１の
ゲート−ソース容量が負荷的に充電される。
【００２０】制御可能なスイッチ１２は図面では機械的
スイッチとして図示されている。しかしこのスイッチは
有利には電子スイッチ、例えばＦＥＴである。
スイッチとして図示されている。しかしこのスイッチは
有利には電子スイッチ、例えばＦＥＴである。
【００２１】実施例に使用される抵抗は電流源とするこ
ともできる。これは公知のようにディプリーションＦＥ
Ｔにより実現され、そのソース端子とゲート端子は相互
に接続されている。
ともできる。これは公知のようにディプリーションＦＥ
Ｔにより実現され、そのソース端子とゲート端子は相互
に接続されている。
【００２２】
【発明の効果】本発明により、アース電位が相互に異な
っていてもその機能が保証される電力ＦＥＴ用制御回路
が得られる。
っていてもその機能が保証される電力ＦＥＴ用制御回路
が得られる。
【図１】本発明の基本回路図である。
【図２】図１の回路を発展させた別の実施例の回路図で
ある。
ある。
１ 電力ＦＥＴ
Claims (8)
- 【請求項１】 ａ）電力ＦＥＴ（１）のゲート電極が第
１のダイオード（９）とコンデンサ（１０）を介して第
１の入力端子（１１）に接続されており、 ｂ）第１のダイオードとコンデンサの間に第２のダイオ
ードが接続されており、該第２のダイオードは、第２の
ＦＥＴ（５）のドレイン−ソース区間を介して電力ＦＥ
Ｔ（１）のドレイン端子と接続されており、 ｃ）第２のＦＥＴは電力ＦＥＴとは反対のチャネル形で
あり、 ｄ）第２のＦＥＴ（５）のゲート端子とソース端子との
間には抵抗（６）が接続されており、 ｅ）第２のＦＥＴのゲート端子は制御可能なスイッチ
（１２）と接続されており、 ｆ）電力ＦＥＴのゲート−ソース容量は第３のＦＥＴ
（１６）のドレイン−ソース区間を介して放電される、
ソース側に負荷が直列に接続された電力ＦＥＴ用制御回
路において、 ｇ）第３のＦＥＴ（１６）はディプリーションＦＥＴで
あり、 ｈ）ディプリーションＦＥＴのゲート端子は制御可能な
スイッチ（１２）と接続されており、 ｉ）ディプリーションＦＥＴのドレイン−ソース区間は
電力ＦＥＴ（１）のゲート端子とソース端子との間に接
続されており、 ｊ）制御可能なスイッチ（１２）は第２の入力端子（１
３）と接続されており、 ｋ）第２の入力端子（１３）には供給電圧よりも低い電
圧が印加されることを特徴とする電力ＦＥＴ用制御回
路。 - 【請求項２】 抵抗（６）にツェナーダイオード（７）
が並列接続されている請求項１記載の制御回路。 - 【請求項３】 第２のダイオードはバイポーラトランジ
スタ（８）のベース−エミッタ区間により形成されてお
り、 該バイポーラトランジスタのベース端子は、第２のＦＥ
Ｔ（５）のドレイン端子と接続され、かつ抵抗（１４）
を介して電力ＦＥＴ（１）のソース端子と接続されてお
り、エミッタ端子は第１のダイオードと接続され、コレ
クタ端子は第２のＦＥＴ（５）のソース端子と接続され
ている請求項１または２記載の制御回路。 - 【請求項４】 抵抗（１４）にツェナーダイオード（１
５）が並列接続されている請求項３記載の制御回路。 - 【請求項５】 ａ）第１のダイオード（９）と電力ＦＥ
Ｔ（１）のゲート端子との間に第３のダイオード（２
１）が挿入接続されており、 ｂ）第１および第３のダイオードの接続点には第２のバ
イポーラトランジスタ（２２）のエミッタ端子が接続さ
れており、 ｃ）第２のバイポーラトランジスタ（２２）のベース端
子およびコレクタ端子は第２のＦＥＴ（５）のドレイン
端子ないしソース端子と接続されており、 ｄ）第２のバイポーラトランジスタ（２２）のエミッタ
端子は第２のコンデンサ（２３）を介して第３の入力端
子（２４）と接続されており、 ｅ）第１および第３の入力端子には、相互に１８０°位
相のずれた入力信号が印加される請求項１から４までの
いずれか１記載の制御回路。 - 【請求項６】 電力ＦＥＴ（１）のゲート端子とドレイ
ン端子との間にはダイオード（２６）およびツェナーダ
イオード（２５）からなる逆直列回路が接続されている
請求項１から５までのいずれか１記載の制御回路。 - 【請求項７】 電力ＦＥＴ（１）のゲート端子とドレイ
ン端子との間には、電力ＦＥＴのゲート−ソース電圧を
電力ＦＥＴのドレイン電圧に依存して制限するための手
段（２７）が設けられている請求項１から６までのいず
れか１記載の制御回路。 - 【請求項８】 制御可能なスイッチはＦＥＴである請求
項１記載の制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP92109582A EP0572706B1 (de) | 1992-06-05 | 1992-06-05 | Ansteuerschaltung für einen Leistungs-FET mit sourceseitiger Last |
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