JP2941372B2 - サイリスタを有する回路装置 - Google Patents
サイリスタを有する回路装置Info
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- JP2941372B2 JP2941372B2 JP2184423A JP18442390A JP2941372B2 JP 2941372 B2 JP2941372 B2 JP 2941372B2 JP 2184423 A JP2184423 A JP 2184423A JP 18442390 A JP18442390 A JP 18442390A JP 2941372 B2 JP2941372 B2 JP 2941372B2
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- thyristor
- mosfet
- current
- terminal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/79—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar semiconductor switches with more than two PN-junctions, or more than three electrodes, or more than one electrode connected to the same conductivity region
-
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/13—Modifications for switching at zero crossing
- H03K17/136—Modifications for switching at zero crossing in thyristor switches
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- Electronic Switches (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、サイリスタと、負荷電流をサイリスタに
制御電流として供給するホトトランジスタと、サイリス
タ電圧が予め定められた値を超過するときに、導通状態
でホトトランジスタのベース電流をバイパスする１つの
MOSFETとを有する回路装置に関するものである。
制御電流として供給するホトトランジスタと、サイリス
タ電圧が予め定められた値を超過するときに、導通状態
でホトトランジスタのベース電流をバイパスする１つの
MOSFETとを有する回路装置に関するものである。
このような回路装置は“零点検出器”として知られて
おり、たとえば固体リレーに使用される。固体リレーの
回路装置はたとえばヨーロッパ特許第01449781B1号明細
書に記載されている。零点検出器は、ホトトランジスタ
のベース端子と固定電位にある端子との間に接続されて
いるMOSFETを含んでいる。このMOSFETのゲート端子は、
サイリスタ電圧に関して阻止方向の極性に接続されてい
るホトダイオードを介して、サイリスタ電圧に続く１つ
の電圧がかかる別の端子と接続されている。この電圧が
予め定められた値を超過し、ホトダイオードが照射され
ると、その光電的に高められた阻止電流がMOSFETのゲー
ト−ソース間キャパシタンスを充電し、このMOSFETを導
通状態に制御する。それによってホトトランジスタのホ
ト電流がバイパスされ、サイリスタはホトトランジスタ
の照射にもかかわらず導通状態に制御され得ない。
おり、たとえば固体リレーに使用される。固体リレーの
回路装置はたとえばヨーロッパ特許第01449781B1号明細
書に記載されている。零点検出器は、ホトトランジスタ
のベース端子と固定電位にある端子との間に接続されて
いるMOSFETを含んでいる。このMOSFETのゲート端子は、
サイリスタ電圧に関して阻止方向の極性に接続されてい
るホトダイオードを介して、サイリスタ電圧に続く１つ
の電圧がかかる別の端子と接続されている。この電圧が
予め定められた値を超過し、ホトダイオードが照射され
ると、その光電的に高められた阻止電流がMOSFETのゲー
ト−ソース間キャパシタンスを充電し、このMOSFETを導
通状態に制御する。それによってホトトランジスタのホ
ト電流がバイパスされ、サイリスタはホトトランジスタ
の照射にもかかわらず導通状態に制御され得ない。
前記の回路装置は電圧窓に関して集積形態で確実に再
現可能でないことが判明している。
現可能でないことが判明している。
本発明の課題は、前記の種類の回路装置を、集積回路
としても、その内側ではサイリスタのターンオンが可能
であり、その外側ではサイリスタのターンオンが阻止さ
れる電圧窓を良好な精度で再現可能にするように改良す
ることである。
としても、その内側ではサイリスタのターンオンが可能
であり、その外側ではサイリスタのターンオンが阻止さ
れる電圧窓を良好な精度で再現可能にするように改良す
ることである。
この課題は、 ａ）MOSFETのゲート端子と１つの接続端子との間に第１
の電流源が接続されており、 ｂ）MOSFETのゲート端子とソース端子との間に第２の電
流源が接続されており、 ｃ）第１の電流源の最大電流が第２の電流源の最大電流
よりも大きく、 ｄ）MOSFETのゲート端子とソース端子との間にツェナー
ダイオードが接続されている ことにより解決される。
の電流源が接続されており、 ｂ）MOSFETのゲート端子とソース端子との間に第２の電
流源が接続されており、 ｃ）第１の電流源の最大電流が第２の電流源の最大電流
よりも大きく、 ｄ）MOSFETのゲート端子とソース端子との間にツェナー
ダイオードが接続されている ことにより解決される。
本発明の１つの実施例は請求項２の対象である。
以下、第１図および第２図に示されている１つの実施
例により本発明を一層詳細に説明する。
例により本発明を一層詳細に説明する。
第１図による回路装置は内部ゾーン２、陽極ゾーン
３、陰極側ベースゾーン４および陰極ゾーン５を有する
サイリスタ１を含んでいる。ドーピングは陽極Ａから陰
極Ｋへたとえばpn- pn+である。サイリスタは陽極側で
負荷11を介して供給電圧VBと接続されており、また陰極
側でたとえば接地電位と接続されている。
３、陰極側ベースゾーン４および陰極ゾーン５を有する
サイリスタ１を含んでいる。ドーピングは陽極Ａから陰
極Ｋへたとえばpn- pn+である。サイリスタは陽極側で
負荷11を介して供給電圧VBと接続されており、また陰極
側でたとえば接地電位と接続されている。
サイリスタ電圧は、陽極Ａ、陰極Ｋとそれぞれ接続さ
れている２つの接続端子９および10に与えられる。接続
端子９とホトトランジスタ７のコレクタ端子が接続され
ており、そのエミッタ端子は抵抗８を介してサイリスタ
１のベースゾーン４と接続されている。ベースゾーン４
および陰極ゾーン５は並列接続抵抗６を介して電気的に
互いに接続されている。この抵抗６は一般にサイリスタ
自体の構成部分である。ホトトランジスタ７のベース端
子はエンハンスメント形MOSFET14のドレイン−ソース間
パスを介して接続端子10と接続されている。MOSFET14の
ゲート端子と接続端子９との間には第１の電流源15が接
続されており、またMOSFET14のゲート端子とソース端子
との間には第２の電流源16が接続されている。両電流源
は好ましくはディプレッション形MOSFETであり、そのゲ
ート端子はそれぞれソース端子と接続されている。その
際に第１の電流源15を形成するMOSFETのソース端子は第
２の電流源16を形成するMOSFETのドレイン端子と接続さ
れている。電流源15の最大電流は第２の電流源16のそれ
よりも高い。MOSFET14のゲート端子とソース端子との間
にはツェナーダイオード17が接続されている。ツェナー
ダイオード17には、１つの実施例により、コンデンサ18
が並列に接続されていてよい。
れている２つの接続端子９および10に与えられる。接続
端子９とホトトランジスタ７のコレクタ端子が接続され
ており、そのエミッタ端子は抵抗８を介してサイリスタ
１のベースゾーン４と接続されている。ベースゾーン４
および陰極ゾーン５は並列接続抵抗６を介して電気的に
互いに接続されている。この抵抗６は一般にサイリスタ
自体の構成部分である。ホトトランジスタ７のベース端
子はエンハンスメント形MOSFET14のドレイン−ソース間
パスを介して接続端子10と接続されている。MOSFET14の
ゲート端子と接続端子９との間には第１の電流源15が接
続されており、またMOSFET14のゲート端子とソース端子
との間には第２の電流源16が接続されている。両電流源
は好ましくはディプレッション形MOSFETであり、そのゲ
ート端子はそれぞれソース端子と接続されている。その
際に第１の電流源15を形成するMOSFETのソース端子は第
２の電流源16を形成するMOSFETのドレイン端子と接続さ
れている。電流源15の最大電流は第２の電流源16のそれ
よりも高い。MOSFET14のゲート端子とソース端子との間
にはツェナーダイオード17が接続されている。ツェナー
ダイオード17には、１つの実施例により、コンデンサ18
が並列に接続されていてよい。
機能を説明するため、サイリスタ電圧が値零から正方
向に上昇することから出発する。サイリスタ電圧、すな
わち接続端子９、10における電圧が零からわずか異なっ
ていれば、わずかな電流が＋VBから負荷11を経て第１の
電流源15および第２の電流源16を通って接続端子10へ流
れる。この電流が電流源16の最大許容する電流I2よりも
小さいならば、MOSFET14のゲート端子には、零からわず
か異なりMOSFETのカットオフ電圧よりも小さい電圧が与
えられる。それによってMOSFET14は遮断されている。い
ま光がホトトランジスタ７に当たると、ホトトランジス
タ７はスイッチオンされ、そのホト電流がサイリスタ１
を点弧し得る。
向に上昇することから出発する。サイリスタ電圧、すな
わち接続端子９、10における電圧が零からわずか異なっ
ていれば、わずかな電流が＋VBから負荷11を経て第１の
電流源15および第２の電流源16を通って接続端子10へ流
れる。この電流が電流源16の最大許容する電流I2よりも
小さいならば、MOSFET14のゲート端子には、零からわず
か異なりMOSFETのカットオフ電圧よりも小さい電圧が与
えられる。それによってMOSFET14は遮断されている。い
ま光がホトトランジスタ７に当たると、ホトトランジス
タ７はスイッチオンされ、そのホト電流がサイリスタ１
を点弧し得る。
サイリスタ電圧がさらに上昇すると、電流I2は、たと
えば１μＡの最大電流I2max（第２図）に達するまで上
昇する。それによってMOSFETにおけるゲート−ソース間
電圧が、そのカットオフ電圧に達するまで上昇する。そ
の場合、MOSFET14は導通状態に制御され、またホトトラ
ンジスタ７のコレクタ−ベース阻止電流を接地点へ向け
てバイパスする。いまホトトランジスタ７が照射される
と、サイリスタ１はもはや導通状態に制御され得ない。
えば１μＡの最大電流I2max（第２図）に達するまで上
昇する。それによってMOSFETにおけるゲート−ソース間
電圧が、そのカットオフ電圧に達するまで上昇する。そ
の場合、MOSFET14は導通状態に制御され、またホトトラ
ンジスタ７のコレクタ−ベース阻止電流を接地点へ向け
てバイパスする。いまホトトランジスタ７が照射される
と、サイリスタ１はもはや導通状態に制御され得ない。
サイリスタ電圧がさらに上昇すると、第１の電流源15
を通る電流I1はさらに上昇し、またそれと共にMOSFET14
のゲート−ソース間電圧が上昇する。ツェナーダイオー
ド17のツェナー電圧が到達されると、これはMOSFET14の
ゲート−ソース間電圧を、MOSFET14を完全に導通状態に
制御するために十分な１つの値に制限する。ツェナーダ
イオード17の降伏により電流I1は、電流源15を通って流
れる最大電流I1max（第２図）、たとえば２μＡに上昇
し、また第１の電流源15が電圧を受け入れる。サイリス
タ電圧の上昇と共に、第１の電流源15における電圧が上
昇し、他方において第２の電流源16における電圧は一定
にとどまる。
を通る電流I1はさらに上昇し、またそれと共にMOSFET14
のゲート−ソース間電圧が上昇する。ツェナーダイオー
ド17のツェナー電圧が到達されると、これはMOSFET14の
ゲート−ソース間電圧を、MOSFET14を完全に導通状態に
制御するために十分な１つの値に制限する。ツェナーダ
イオード17の降伏により電流I1は、電流源15を通って流
れる最大電流I1max（第２図）、たとえば２μＡに上昇
し、また第１の電流源15が電圧を受け入れる。サイリス
タ電圧の上昇と共に、第１の電流源15における電圧が上
昇し、他方において第２の電流源16における電圧は一定
にとどまる。
第１の電流源15はたとえば800Vの高い電圧を受け入れ
なければならないので、それは縦形ディプレッション形
MOSFETとして構成されている。それに対して第２の電流
源16はわずかな電圧を受け入れればよく、たとえば横形
ディプレッション形MOSFETとして構成されていてよい。
なければならないので、それは縦形ディプレッション形
MOSFETとして構成されている。それに対して第２の電流
源16はわずかな電圧を受け入れればよく、たとえば横形
ディプレッション形MOSFETとして構成されていてよい。
ツェナーダイオード17にコンデンサ18が並列に接続さ
れると、MOSFET14の電圧に関係するスイッチオンの代わ
りに、時間に関係するスイッチオンを達成することが可
能である。そのためにコンデンサ18のキャパシタンスは
MOSFET14のゲート−ソース間キャパシタンスよりも大き
くなければならない。前者は後者よりもたとえば10倍大
きくてよい。
れると、MOSFET14の電圧に関係するスイッチオンの代わ
りに、時間に関係するスイッチオンを達成することが可
能である。そのためにコンデンサ18のキャパシタンスは
MOSFET14のゲート−ソース間キャパシタンスよりも大き
くなければならない。前者は後者よりもたとえば10倍大
きくてよい。
第１図中に示されている回路装置が集積された形態で
構成されると、破線により示されているように端子９を
直接にサイリスタの内部ゾーン２と接続することが可能
である。サイリスタの内部ゾーン２は通常、すべての示
されている構成要素が平らに埋め込まれている集積回路
の弱ｎドープされたエピタキシーゾーンにより形成され
る。この場合、端子９にはサイリスタ電圧に続く１つの
電圧がかかる。
構成されると、破線により示されているように端子９を
直接にサイリスタの内部ゾーン２と接続することが可能
である。サイリスタの内部ゾーン２は通常、すべての示
されている構成要素が平らに埋め込まれている集積回路
の弱ｎドープされたエピタキシーゾーンにより形成され
る。この場合、端子９にはサイリスタ電圧に続く１つの
電圧がかかる。
【図面の簡単な説明】 第１図は本発明の実施例の回路図、第２図は電流源の電
流／電圧特性曲線である。 Ａ……陽極 Ｋ……陰極 VB……供給電圧 １……サイリスタ ２……内部ゾーン ３……陽極ゾーン ４……陰極側ベースゾーン ５……陰極ゾーン ７……ホトトランジスタ ８……抵抗 ９、10……接続端子 14……MOSFET 15、16……電流源 17……ツェナーダイオード
流／電圧特性曲線である。 Ａ……陽極 Ｋ……陰極 VB……供給電圧 １……サイリスタ ２……内部ゾーン ３……陽極ゾーン ４……陰極側ベースゾーン ５……陰極ゾーン ７……ホトトランジスタ ８……抵抗 ９、10……接続端子 14……MOSFET 15、16……電流源 17……ツェナーダイオード
Claims (2)
- 【請求項１】サイリスタ（１）と、負荷電流をサイリス
タに制御電流として供給するホトトランジスタ（７）
と、サイリスタ電圧が予め定められた値を超過するとき
に、導通状態でホトトランジスタのベース電流をバイパ
スするMOSFET（14）とを有する回路装置において、 ａ）MOSFET（14）のゲート端子と１つの接続端子（９）
との間に第１の電流源（15）が接続されており、 ｂ）MOSFET（14）のゲート端子とソース端子との間に第
２の電流源（16）が接続されており、 ｃ）第１の電流源（15）の最大電流が第２の電流源（1
6）の最大電流よりも大きく、 ｄ）MOSFET（14）のゲート端子とソース端子との間にツ
ェナーダイオード（17）が接続されている ことを特徴とするサイリスタを有する回路装置。 - 【請求項２】ツェナーダイオード（17）にコンデンサ
（18）が並列に接続されており、そのキャパシタンスが
MOSFET（14）のゲート−ソース間キャパシタンスよりも
大きいことを特徴とする請求項１記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89113083.3 | 1989-07-17 | ||
| EP89113083A EP0408778B1 (de) | 1989-07-17 | 1989-07-17 | Nullpunktdetektor für einen optisch steuerbaren Thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0353713A JPH0353713A (ja) | 1991-03-07 |
| JP2941372B2 true JP2941372B2 (ja) | 1999-08-25 |
Family
ID=8201634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2184423A Expired - Lifetime JP2941372B2 (ja) | 1989-07-17 | 1990-07-13 | サイリスタを有する回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5072143A (ja) |
| EP (1) | EP0408778B1 (ja) |
| JP (1) | JP2941372B2 (ja) |
| DE (1) | DE58907470D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4103108A1 (de) * | 1991-02-01 | 1992-08-06 | Siemens Ag | Netzteil mit nullspannungsschalter |
| US5166549A (en) * | 1991-08-07 | 1992-11-24 | General Electric Company | Zero-voltage crossing detector for soft-switching devices |
| JP3222330B2 (ja) * | 1994-09-20 | 2001-10-29 | 株式会社日立製作所 | 半導体回路及び半導体集積回路 |
| JP3713324B2 (ja) * | 1996-02-26 | 2005-11-09 | 三菱電機株式会社 | カレントミラー回路および信号処理回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4158150A (en) * | 1978-01-10 | 1979-06-12 | Amf Incorporated | Solid state relay with zero crossover feature |
| DE3366617D1 (en) * | 1982-10-12 | 1986-11-06 | Nissan Motor | A semiconductor switching circuit with an overcurrent protection |
| DE3344435A1 (de) * | 1983-12-08 | 1985-06-20 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum ansteuern eines thyristors mit einem fototransistor |
| DE3344476A1 (de) * | 1983-12-08 | 1985-06-20 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum ansteuern eines thyristors mit licht |
| US4697097A (en) * | 1986-04-12 | 1987-09-29 | Motorola, Inc. | CMOS power-on detection circuit |
| DE3741713A1 (de) * | 1987-12-09 | 1989-06-22 | Bbc Brown Boveri & Cie | Verfahren zum schutz der gate-unit fuer einen gto-thyristor |
-
1989
- 1989-07-17 DE DE58907470T patent/DE58907470D1/de not_active Expired - Lifetime
- 1989-07-17 EP EP89113083A patent/EP0408778B1/de not_active Expired - Lifetime
-
1990
- 1990-07-10 US US07/550,460 patent/US5072143A/en not_active Expired - Lifetime
- 1990-07-13 JP JP2184423A patent/JP2941372B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE58907470D1 (de) | 1994-05-19 |
| JPH0353713A (ja) | 1991-03-07 |
| US5072143A (en) | 1991-12-10 |
| EP0408778A1 (de) | 1991-01-23 |
| EP0408778B1 (de) | 1994-04-13 |
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Legal Events
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