JP6209205B2

JP6209205B2 - ＧａＮＦＥＴのゲートの保護のためのドライバ回路のためのシステム及び装置

Info

Publication number: JP6209205B2
Application number: JP2015500661A
Authority: JP
Inventors: プーヤフォルガニザデーハッサン; エイウエルタスサンチェスルイス
Original assignee: 日本テキサス・インスツルメンツ株式会社; テキサスインスツルメンツインコーポレイテッド
Priority date: 2012-03-16
Filing date: 2013-03-15
Publication date: 2017-10-04
Anticipated expiration: 2033-03-15
Also published as: CN104170254A; US8593211B2; CN104170254B; WO2013138750A1; JP2015511112A; US20130241621A1

Description

本願は、概して電圧クランピング回路に関し、更に具体的には、ガリウム窒化物電界効果トランジスタ（ＧａＮＦＥＴ）のための電圧クランピング回路に関する。

概して、ガリウム窒化物技術は、飽和（ｒｄｓ_ｏｎ）におけるＦＥＴの同じ抵抗に対する金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）などの最新のシリコンＦＥＴに比して、低いゲート静電容量（Ｃｇ）及びゲートチャージ（Ｑｇ）を備えた電力電界効果トランジスタ（ＦＥＴ）の製造を可能にしている。

現在、ガリウム窒化物ＦＥＴ（ＧａＮＦＥＴ）は、ＭＯＳＦＥＴより４から５倍良好であり得（即ち、これらの種々の値がシリコンＦＥＴのものの１／４〜１／５である）、ＧａＮＦＥＴは潜在的にＭＯＳＦＥＴより数１００倍良好となり得ると考えられている。これは、ＧａＮＦＥＴが、同等の電力損失で更に一層高いスイッチング周波数でスイッチングされ得ることを意味する。言い換えると、これは、動作周波数の変更なしにＭＯＳＦＥＴの代わりにＧａＮＦＥＴが用いられる場合、ＧａＮＦＥＴが、電力回路において一層高い効率に達する際の助けとなり得ることを意味する。

ＧａＮＦＥＴはしばらくの間利用可能であったが、２０１０年のＧａＮＦＥＴの製造における新たな進歩により、ＧａＮＦＥＴがシリコン基板上に実装されるようになってきており、そのため、業界では次の数年における用途の少なくとも一部においてＭＯＳＦＥＴの代わりにＧａＮＦＥＴが採用され得ると考えるようになっている。

ＧａＮＦＥＴに関する更なる情報については、ステファンエルコリノらによるEfficient Power Conversion Corporationの「アプリケーションノート：ガリウム窒化物パワートランジスタの基礎」を参照されたく、これは全般的に参照として本明細書に組み込まれている。また、エムカナムラらによるIEEE Electron Device Letters Vol.31. No.3の「ｎ−ＧａＮ／ｉ−ＡｌＮ／ｎ−ＧａＮトリプルキャップ層及び高ｋゲート誘電体を備えたエンハンスメントモードＧａＮＭＩＳ−ＨＥＭＴ」を参照されたく、これも全般的に参照として本明細書に組み込まれている。
"Application Note: Fundamentals of Gallium Nitride Power Transistors" by Stephen L. Colino, et al, Efficient Power Conversion Corporation, Copyright 2011 "Enhancement-Mode GaN MIS-HEMTs With n-GaN/i-AlN/n-GaN Triple Cap Layer and High-k Gate Dielectrics", by M. Kanamura., et al, IEEE Electron Device Letters, Vol. 31. No. 3, March 2010, pages 189-191

しかし、ＧａＮＦＥＴに関連する欠点がある。ＧａＮＦＥＴは、シリコンＭＯＳＦＥＴより高い性能を有するが、より感度が高く、それらの使用要件を要する。この感度の一例は、電圧エクスカーションに対するＧａＮＦＥＴのゲート及びソース（Ｖｇｓ）感度である。例えば、効率的な電力変換（ＥＰＣ）エンハンスメントモードＧａＮＦＥＴは、典型的に、飽和を達成するために５ボルトの駆動信号を要するが、この駆動電圧は、如何なる状況下でも６ボルトを超えるべきではない。というのは、それがＧａＮＦＥＴの「ソフトダメージ」（ｒｄｓ_ｏｎの増大）を引き起こすためである。更に悪いことには、シリコンＭＯＳＦＥＴとは異なり、ＧａＮＦＥＴはボディダイオードを有さず、従って、ＧａＮＦＥＴがオフであるとき、Ｖ_ｄｓが負に向かうと、ＭＯＳＦＥＴの場合に生じ得るようなボディダイオードドロップ電圧の代わりに、ドレイン及びソース間−３ボルト又は−４ボルトの差でＧａＮＦＥＴがオンとなる。

従って、ＧａＮＦＥＴに関連する問題の少なくとも幾つかに対処することが当業界において必要とされている。

第１の態様が或る装置を提供する。この装置は、第１のガリウム窒化物電界効果トランジスタ（ＧａＮＦＥＴ）、第１のＧａＮＦＥＴのゲートに結合される第１のドライバ、第１のドライバの出力及び第１のＧａＮＦＥＴのソースに結合されるキャパシタのアノード、及びキャパシタのカソードに結合されるカソードを有するダイオードを含む。第１の態様は更にブートストラップキャパシタクランプ（ＢＣＣ）コントローラを提供し、ＢＣＣコントローラは、ダイオードのアノードに結合される電界効果トランジスタ（ＦＥＴ）と、ＦＥＴのゲートに結合されるコンパレータとを含む。コンパレータは、（ａ）ＦＥＴに印加される入力電圧（ＶＤＲＶ）を表わす信号、（ｂ）接地、（ｃ）キャパシタのアノードの電圧を表わすブート信号（Ｂｏｏｔ）、及び（ｄ）第１のＧａＮＦＥＴのソースの電圧を表わす信号を入力として受信するように構成される。ＢＣＣコントローラは、（ａ）第１の比較信号を生成するための（ｉ）ＶＤＲＶ及びＧＮＤの差を、（ｂ）第２の比較信号を生成するための（ｉｉ）Ｂｏｏｔ及びＧａＮＦＥＴのソースの差と比較するように構成される。ＢＣＣコントローラは更に、この比較に基づいて第１の比較信号と第２の比較信号との間の関係を保つように構成される。ＢＣＣコントローラは更に、この関係を保つため第１のＧａＮＦＥＴへのゲート出力信号を駆動するように構成される。

第２の態様が或るシステムを提供する。このシステムは、（ａ）ＧａＮＦＥＴ、及び（ｂ）ＧａＮＦＥＴのゲートに結合されるブートストラップキャパシタクランプ（ＢＣＣ）コントローラを含む。ＢＣＣコントローラは、コンパレータと、そのゲートが、コンパレータの出力に結合されるＦＥＴとを含む。ＢＣＣコントローラは更に、コンパレータの正の入力に結合される第１の隔離スイッチであって、第１の隔離スイッチのドレインが第１のレジスタと第２のレジスタとの間に結合され、第１のレジスタが更にキャパシタのアノードに結合され、第２のレジスタが接地に結合される、第１の隔離スイッチと、コンパレータの負の入力に結合される第２の隔離スイッチであって、第２の隔離スイッチのドレインが第３のレジスタと第４のレジスタとの間に結合され、第３のレジスタが更に信号電圧（ＶＤＲV）を表わす信号に結合され、第４のレジスタが更にＧａＮＦＥＴのソースに結合される、第２の隔離スイッチとを含む。

第３の態様が或るシステムを提供する。このシステムは、この装置は、第１のガリウム窒化物電界効果トランジスタ（ＧａＮＦＥＴ）、第１のＧａＮＦＥＴのゲートに結合される第１のドライバ、第１のドライバの出力及び第１のＧａＮＦＥＴのソースに結合されるキャパシタのアノード、及びキャパシタのカソードに結合されるカソードを有するダイオード、及びブートストラップキャパシタクランプ（ＢＣＣ）コントローラを含む。ＢＣＣコントローラは、ダイオードのアノードに結合される電界効果トランジスタ（ＦＥＴ）と、ＦＥＴのゲートに結合されるコンパレータとを含む。コンパレータは、（ａ）ＦＥＴに印加される入力電圧（ＶＤＲＶ）を表わす信号、（ｂ）接地、（ｃ）キャパシタのアノードの電圧を表わすブート信号、及び（ｄ）第１のＧａＮＦＥＴのソースの電圧を表わす信号を入力として受信するように構成される。第３の態様において、ブートストラップキャパシタクランプコントローラは、（ａ）第１の比較信号を生成するための（ｉ）ＶＤＲＶ及びＧＮＤの差を、（ｂ）第２の比較信号を生成するための（ｉｉ）Ｂｏｏｔ及びＧａＮＦＥＴのソースの差と比較するように構成される。ＢＣＣコントローラは、この比較に基づいて第１の比較信号と第２の比較信号との間の関係を保つように構成される。ＢＣＣコントローラは更に、第１のＧａＮＦＥＴのソースに結合される第２のＧａＮＦＥＴのドレイン、第１のＧａＮＦＥＴのソースに結合されるインダクタ、及び第１のＧａＮＦＥＴのソースに結合される第２のＧａＮＦＥＴのドレインへのゲート出力信号を駆動するように構成される。

図１は、ローサイドＭＯＳＦＥＴ及びハイサイドＧａＮＦＥＴ両方を用いる従来技術のハーフブリッジ電力段を図示する。

図２は、トランスフォーマを用いる従来技術のＧａＮＦＥＴドライバシステムを図示する。

図３は、本願の原理に従って構成されたドライバ回路要素を備えたローサイド及びハイサイドＧａＮＦＥＴ両方を用いるハーフブリッジ電力段の一例を図示する。

図４は、図３のハーフブリッジパワーアンプと共に用いることが可能なものなど、ＧａＮＦＥＴのためのブートストラップキャパシタクランプ（ＢＣＣ）コントローラの一例である。

図５は、図３のドライバ回路要素及び図４のＢＣＶ回路要素を備えたローサイド及びハイサイドＧａＮＦＥＴ両方を用いるハーフブリッジ電力段の、過渡入力電圧、及び異なるノードにおける種々の結果の電圧の例である。

図１に移ると、図示されているのは、ローサイドＭＯＳＦＥＴ１１０及びハイサイドＧａＮＦＥＴ１２０両方を用いる従来技術のハーフブリッジ電力段１００である。電力段１００の（ＳＷ）スイッチノード１３０が、ＧａＮＦＥＴ１２０のソースとＭＯＳＦＥＴ１１０のドレインとの両方に結合される。インダクタ１４０がＳＷノード１３０に結合される。ＶＩＮがＧａＮＦＥＴ１２０のドレインに結合され、ＧＮＤが、ＭＯＳＦＥＴ１１０のソース及びゲート両方に結合される。図１において、ＭＯＳＦＥＴ１１０は負のチャネルＦＥＴ（ＮＦＥＴ）である。

これにより、ＳＷノード１３０がそのボディダイオード（図示せず）を介してＧＮＤを上回って１電圧降下より大きいとき、ＮＦＥＴ１１０がドレイン・ソースを導通し得ることが確実になる。しかし、ＮＦＥＴ１１０は、ローサイドＮＦＥＴ１１０固有ボディダイオードがドレインからソースへ向いているため、ＳＷノード１３０がＧＮＤより大きいとき導通せず、そのためそれは導通しない。

ブートキャパシタ１５０のアノードがＳＷノード１３０に結合される。ドライバ１６０の出力がＧａＮＦＥＴ１２０のゲートに結合され、ドライバ１６０の負のレールもＳＷノード１３０に結合される。ドライバ１６０の正のレールが、キャパシタ１５０のカソードに結合される。例えば、５０Ｖから６００Vまでの処理能力の、高電圧ダイオード１７０のカソードが、キャパシタ１５０のカソードに結合される。５．７ボルトなどのソース基準電圧が、高電圧ダイオード１７０のアノードに結合される。

回路１００において、ＶＩＮ電圧は、ＳＷノード１３０のための上側レールとして用いられ、５．７VはＶＤＲとして用いられる。概して、回路１００において、ブートストラップは、ＮＭＯＳ１２０のゲートにＶＩＮより高い電圧を提供するためのものである。ＶＤＲは、キャパシタに充電され、その後、ＶＤＲ+ＶＩＮをハイサイドＦＥＴ１２０のゲートに提供するためブートアップされる。ブートストラップに関する更なる情報については、Fairchild Corporationによる「アプリケーションノートＡＮ−６０７６：高電圧ゲート駆動ＩＣのためのブートストラップ回路の設計及びアプリケーションガイド」を参照されたく、これは全般的に参照として本明細書に組み込まれている。
"Application Note AN-6076: Design and Application Guide of Bootstrap Circuit for High- Voltage Gate -Drive IC." By Fairchild Corporation, Rev 1.0.0, Copyright 2008

図１Ａに関し、ハーフブリッジ電力段１００などのハーフブリッジ電力段を、バック回路、ブースト回路、及び隔離されたバック回路など、多数の電力回路と共に用いることができる。しかし、電流限界状態において、即ち、コントローラが、高電流がシステムを通過することを検出し、ハーフブリッジを「トライステート」又は同様の欠陥状態にするとき、ハーフブリッジはトライステートに向かい得、導体にまだハーフブリッジ１００から出る電流がある場合、電流がローサイドＮＦＥＴ１１０から引かれる。これは、ＮＦＥＴ１１０の固有ボディダイオードを介し得る。「トライステート」に関する更なる情報については、２０１２年２月２日時点のWikipedia、The Free Encyclopedia、「Three-stage logic」を参照されたく、これは全般的に参照として本明細書に組み込まれている。
Wikipedia, The Free Encyclopedia, "Three-stage logic", as of February 2, 2012

しかし、ローサイドＭＯＳＦＥＴ１１０及びハイサイドＧａＮＦＥＴ１２０両方を用いる図１のハーフブリッジ電力段１００などの、「混合」システムに関連する問題がある。例えば、ＮＦＥＴ１１０は、同じ動作周波数のＧａＮＦＥＴ１２０に比べたときその一層高いｒｄｓ_ｏｎのこのような要因に起因してハーフブリッジ電力段１００の動作特性を抑制し、それにより、ＧａＮＦＥＴ技術の利用の種々の利点の多くに対する、ハーフブリッジ回路１００のオペレーションに役立たない。

概して、本願発明者により理解されるように、混合設計に関する問題の１つは、ＧａＮのあり得る利点の全てを用いることができない点である。言い換えると、スイッチング損失が両方のＦＥＴで起こる。システムにおいてＧａＮを備えた１つのＦＥＴのみが高周波数で動作する場合、これは非能率的である。また、著しい集積（integration）の問題がある。

図２は、キャパシタ２５０の出力電圧を駆動するためにＧａＮＦＥＴ２１０、２２０、２３０、２４０を用いる、従来技術のフローティングトランスフォーマシステム２００を図示する。しかし、トランスフォーマシステム２００は、これらの目的を達成することを助けるためにトランスフォーマ２６０を用いる。トランスフォーマは典型的に、大きく、嵩張り、高価であり、典型的に集積回路内に集積され得ず、また、性能パラメータにおける著しい変動性を有しがちである。

図３は、ブートストラップキャパシタクランプ（ＢＣＣ）コントローラ３８０を含み、ドライバ回路要素を備えた、ローサイドＧａＮＦＥＴ３１０及びハイサイドＧａＮＦＥＴ３２０両方を用いるハーフブリッジ電力段３００の一例を図示する。

電力段３００のＳＷノード３３０が、ＧａＮＦＥＴ３２０のソース及びＧａＮＦＥＴ３１０のドレイン双方に結合される。インダクタ３４０がＳＷノード３３０に結合される。ＶＩＮがＧａＮＦＥＴ３２０のドレインに結合され、ＧＮＤがＧａＮＦＥＴ１１０のソースに結合される。

ブートキャパシタ３５０のアノードがＳＷノード３３０に結合される。ドライバ３６０の出力がＧａＮＦＥＴ３２０のゲートに結合され、ハイサイドドライバ３６０の負のレールもＳＷノード３３０に結合される。ハイサイドドライバ３６０の正のレールが、キャパシタ１５０のカソードに結合される。高電圧ダイオード３７０のカソードが、キャパシタ３５０のカソードに結合される。

ハーフブリッジ電力段３００において、ブートストラップキャパシタクランプ（ＢＣＣ）コントローラ３８０が、ブートノード３５５においてダイオード３７０のアノードに結合される。ＢＣＣコントローラ３８０は、コンパレータ３８３及びＰＦＥＴなどのＭＯＳＦＥＴ３８６両方を含む。ＭＯＳＦＥＴ３８６のドレインは、そのソースで基準電圧ＶＤＲＶを受け取る。概して、ＶＤＲＶは、ドライバ３６０、及びそのためハイサイドＧａＮＦＥＴ３２０のゲート、に対する（ダイオード３７０のドロップを引いた）「理想的な」高電圧レールとみなされ得る。

ＢＣＣコントローラ３８０は、コンパレータ３８３の入力において、ＶＤＲV、ＧＮＤ、ブートノード３５５からの信号、及びＳＷノード３３０からの信号を含む。コンパレータ３８３の出力が、ＭＯＳＦＥＴ３８６のゲートに結合される。図４に関して更に詳細に説明するように、ＢＣＣコントローラ３８０は更にＬＳ＿ＯＮ信号を用いる。

ハーフブリッジ電力段３００は、ドライバ３６０の入力に結合される電圧レベルシフタ（ＶＬＳ）３９２、及びローサイドドライバ３９５の入力に結合されるＶＬＳ３９８を更に含む。ローサイドドライバ３９５の出力が、ローサイドＧａＮＦＥＴ３１０のゲートに結合される。ローサイドドライバ３９５の高電圧レールが、高電圧ダイオード３９７を介してＶＤＲＶに結合され、ローサイドドライバ３９５の低電圧レールがＧＮＤに結合される。幾つかのアプローチにおいて、ＰＧＮＤ及びＧＮＤは、スイッチングノイズ効果を最小化するためにシングルポイントで接続される。

回路３００において、デッドタイム制御回路３９９が、ハイサイドＧａＮＦＥＴ３２０がＨＳ＿ＯＮ信号を介してオンにされるべきときドライバ３６０を、及びローサイドＧａＮＦＥＴ３２０がＬＳ＿ＯＮ信号を介してオンにされるべきときドライバ３９５を駆動する。

ハーフブリッジ電力段３００において、ＶＩＮ電圧は、ＳＷノード３３０の上側電圧範囲として用いられ、ＢＣＣ３８０は、ブートキャパシタ１５０をパワーアップするために用いられる。概して、回路１００のローサイドＭＯＳＦＥＴの代わりにローサイドＧａＮＦＥＴを利用することに関し、電流を導通するためのＧａＮＦＥＴ内のボディダイオードがない。電流限界状態又は同様の欠陥状態において、ハーフブリッジから出る電流がインダクタにまだある場合、ハーフブリッジがトライステートに向かい得、電流はローサイドＧａＮＦＥＴから引かれ得る。

しかし、エンハンスメントモード（ＥＭ）ＧａＮＦＥＴがボディダイオードを有さないため、これは従来技術の構成における問題を生じさせ、ＳＷノードに結合されるドレインが電流に応じて−３ボルト又は−４ボルトであるとき、ＥＭＧａＮＦＥＴがソース・ドレインを導通し始め得る。ハーフブリッジ及びフルブリッジの幾つかのスイッチング期間であり得る、この電圧のこの時間の間、数百ミリ秒程度使い得る。

概して、ブートストラップキャパシタが、スイッチピンがローサイドＦＥＴオフ期間の間遭遇する駆動電圧ＶＤと大抵の負の電圧との差まで充電される。例えば、ＧａＮケースにおける５ボルトの駆動電圧及び−３Ｖに向かい得るＳＷノードでは、ブートストラップキャパシタは５−（−３V）=８Vまで充電される。次のサイクルにおいてブートストラップキャパシタ電圧は、８ＶでそれにストレスをかけるハイサイドＧａＮＦＥＴをオンにするために用いられ、これは、デバイスを損傷させ得る。従って、検討中のドレインからソースへのＧａＮＦＥＴの電圧降下は８ボルトである。

しかし、さらに問題なのは、従来技術の構成のハイサイドドライバがハイサイドオン（ＨＳ＿ＯＮ）信号を受け取るとき、ハイサイドＧａＮＦＥＴは、５ボルトであり得るなどの、ブートストラップキャパシタのカソードの電圧である、上側レールに駆動されることである。しかし、ＳＷノードは恐らく−３ボルト又は−４ボルトであり、これは、ハイサイドＧａＮＦＥＴ内で起こる著しい信頼性問題なしに対処するＧａＮＦＥＴ能力を超えて、８又は９ボルトがハイサイドＧａＮＦＥＴのＶｇｓとして印加されていることを意味する。これらの問題には、増大されたｒｄｓ_ｏｎ抵抗、ＧａＮＦＥＴの寿命の短縮、及び、恐らくＧａＮＦＥＴを完全に機能停止させることが含まれ得る。

回路３００は、これらの欠点の少なくとも幾つかに対処し、有利にはＳＷノード３３０の低電圧限界を測定し、それにより、ハイサイドＧａＮＦＥＴ３２０ゲートソース電圧過駆動を避ける。一態様において、ＢＣＣコントローラ３８０は、増幅器３８５の第１の入力電圧と増幅器３８５の第２の入力との間の電圧差を実質的に一定を保つように構成される。

概して、ＢＣＣコントローラ３８０は、ＶＤＲV、ＧＮＤ、ブートノード３５５、及びＳＷノード３３０の電圧を感知し、或る閾値に達するか、又は、ＶＤＲＶ、ＧＤＮ、ＳＷノード３３０、及びブートノード３５５間の或る関係に達する場合、ＭＯＳＦＥＴ３８６をオフにする。一実装例において、ブートノード３５５の電圧からＳＷノード３３０における電圧を減じたものが、ＶＤＲＶ電圧からＧＮＤ電圧を減じたものより大きい場合、ＢＣＣコントローラ３８０内のコンパレータ３８３は、ＭＯＳＦＥＴ３８０をオンにする。これは、ブートノード３５５とＳＷノード３３０との間、又は言い換えると、ハイサイドＧａＮＦＥＴ３２０のゲートとハイサイドＧａＮＦＥＴ３２０のソースとの間、の電圧差の過充電を防ぐことを助け、それにより、ＶｇｓＧａＮＦＥＴ３２０過充電に関する問題を緩和するか又は完全に防止する。

ハーフブリッジ電力段３００の利用の一例において、過電流状態又は他の状態が生じ始め、またＳＷノード３３０が電圧を下げ始め、及び別の状況でローサイドＧａＮＦＥＴ３１０が、ＳＷノード３３０において−３又は−４逆導通電圧に届いて又は近接して、下がり始めると、ＢＣＣコントローラ３８０はＭＯＳＦＥＴ３８６を開き、これにより、キャパシタ３５０における電圧がＳＷノード３３０における電圧のドロップと共に浮遊することが可能となり、そのためＳＷノード３３０がドロップし、上側駆動３６０の上側レールがブートノード３５５に結合されると上側ドライバ３６０の上側レールも同様となる。上側ドライバ３６０の上側レールがドロップするため、上側側ＧａＮＦＥＴ３６０の駆動されたゲート電圧も同様となる。

従って、ＧａＮＦＥＴ３２０のゲートの駆動電圧は、ブートノード３５５電圧からＳＷノード３３０電圧を減じたものなど、特定の関係を超えず、それにより、ＶｇｓＧａＮＦＥＴ３２０過充電に関する問題を軽減するか又は完全に無くす。

ブートキャパシタ３５０に関連したＢＣＣコントローラ３８０の利用は、図２のフローティングトランスフォーマシステム２００、又はハイサイド駆動をつくるためのブートストラップの代わりの直接的にゲートとハイサイドＧａＮＦＥＴのソースとの間のツェナーダイオードの利用におけるような、種々の従来技術のアプローチと比べ多数の利点を提供する。

ハーフブリッジコントローラ３００において、この実装は、特に、低電圧から中間電圧範囲（例えば中間範囲：６０ボルト〜１００ボルト）実装では、ダイオードに比して低コストであり得る。また、ブートキャパシタ３５０に関連したＢＣＣコントローラ３８０の利用により、電圧を種々のツェナーダイオードの種々の固有逆バイアス電圧）辺りに設計することを必要とするのではなく、ハイサイドＧａＮＦＥＴ３２０のための「保護」（即ち、Ｖｇｓ）の幅広い選択肢を生成することが可能となり、また、ＢＣＣコントローラ３８０はＧａＮＦＥＴ３２０のハイサイドのＶｇｓの過充電を防ぐので、そのＦＥＴ３８６をオフするため一層電力効率的であるが、一方、ツェナーは、電力を常に消費しており、さらには、ローサイドＧａＮＦＥＴのローサイドドライバを電流限界まで向かわせ得る。

また、６０〜１００VのＶＩＮでの高電圧用途において、トランジスタのゲートを駆動するためにローカルサプライが５〜１０Vを供給し（６０／１００Vトランジスタは６０／１００のＶ_{ｄｓｍａｘ}を有するが、Ｖ_{ｇｓｍａｘ}は５〜１０Ｖである）、従って、５〜１０Vをつくるために低ドロップアウト（ＬＤＯ）又はバックレギュレータが典型的に用いられる。通常、駆動要件は数十ミリアンペアであり、必要とされるＬＤＯ又はバックレギュレータは、５０〜１００ｍＡの最大電流限界の非常に小さなバックである。しかし、クランプキャパシタが従来技術のＭＯＳＦＥＴ回路要素と共に用いられる場合、それは、これらの回路からくるＬＤＯ／バック電流限界より多い電流を生じさせ得、それらの出力電圧をドロップさせる。

有利には、ハーフブリッジコントローラ３００及びＢＣＣコントローラ３８０は単一の集積回路内に埋め込まれ得、これは、一層低いコスト、及び一層小さなエリアにつながり得る。

図４は、ＢＣＣ３８０コントローラを更に詳細に図示する。ＢＣＣコントローラ３８０内で、第１のレジスタ４０１がブートノード３５５に結合される。第１のレジスタ４０１は更に、ノード４０５において第２のレジスタ４０２に結合され、第２のレジスタ４０２はＧＮＤに結合される。ＢＣＣコントローラ３８０内で、第３のレジスタ４０３がＶＤＲＶに結合される。第３のレジスタ４０３は更に、ノード４１０において第４のレジスタ４０４に結合され、第４のレジスタ４１０はＳＷノード３３０に結合される。

ノード４０５及びノード４１０は、それぞれ、高電圧隔離スイッチ４２０、４２５に結合され、高電圧ＭＯＳが、ＳＷ及びＢＯＯＴピンに見られる高電圧に対して低電圧回路をカスケードするようにスイッチする。第１及び第２の隔離スイッチ４２０、４２５は、コンパレータ３８３の正及び負の入力に結合される。コンパレータ３８３の出力はＭＯＳＦＥＴ３８６に結合される。図示される例において、スイッチ４２０、４２５は、それぞれ、第１の比較信号及び第２の比較信号をつくるためにＬＳ＿ＯＮ信号がこれらのスイッチにおいて受け取られるときオンに駆動される。

ＢＣＣコントローラ３８０は次のように機能し得る。

ブート電圧及び接地電圧を比較するＲ４０１及び４０２の値の比率に応じて、ターゲットブート電圧に比例する重み付け値を生成するようにこれら２つの間の重み付け平均が生成され、仮想の電圧がハイサイドＧａＮＦＥＴ３２０のゲートに印加される。ＶＤＲＶ電圧及びＳＷ電圧を比較するＲ４０３及び４０４値の比率に応じて、上側範囲ＶＤＲＶターゲット電圧に比例する重み付け値を生成するようにこれら２つの間の重み付け平均が生成され、電圧がＧａＮＦＥＴ３２０のゲートに印加される。

コンパレータ３８３内で、ブートノードがＶＤＲＶノードよりわずかに低いがＧＮＤ及びＳＷが同じである場合、コンパレータ３８３は、負の又は接地電圧を、図示される態様においてＰＦＥＴであるＭＯＳＦＥＴ３８６のゲートに印加する。従って、Ｖｇｓが閾値値に達し得るため、ＰＦＥＴがオンとなり得る。しかし、ブートノードが接地より高い場合、それがＰＦＥＴのゲートに印加される正の信号であり得るため、コンパレータ３８３はＭＯＳＦＥＴ３８６をオフとし、それにより、ブートノード３５５電圧を浮遊させ、ハイサイドＧａＮＦＥＴ３２０のゲートを保護する。ＢＣＣコントローラ３８０において、ＶＤＲＶ及びＧＮＤはいずれも実質的に固定であり、そのためブート電圧が上がるため、ＭＯＳＦＥＴ３８６がオフとなる。また、ＳＷノード３３０電圧がその設定ポイントを過ぎて下がるため、ＭＯＳＦＥＴ３８６もオフとなる。これにより、図３のハイサイドＧａＮＦＥＴ３２０のＶｇｓが、ブートノード３５５を浮遊させることを介して保護される。

更なる態様において、隔離スイッチ４２０、４２５が用いられる。これらの隔離スイッチは、ＬＳ＿ＯＮ信号が図３のデッドタイム制御３９９から受信されるときイネーブルされる。従って、ＢＣＣ３８０のコンパレータ３８３は、ＬＳ＿ＯＮ信号が高として受け取られるときその出力のみを変える。ＬＳ＿ＯＮ信号が高でないとき、隔離スイッチ４２０、４２５はそれらの最後の値を出力し続ける。

しかし、この態様において、ＭＯＳＦＥＴ３８６がオンであり、ＶＤＲVが高電圧ダイオード３７０、及びそのため高電圧ダイオード３７０の電圧降下を引いたブート３５５に印加されるとしても、これは問題ではない。というのは、デッドタイム制御３９９が、ドライバ３６０にＧａＮＦＥＴ３２０のゲートへ低信号を出力するように指令し、それにより、ＧａＮＦＥＴ３２０のＶｇｓがそれにもかかわらず許容パラメータ内であることを確実にすることを助けるためである。

図５は、種々の状況下での回路３００の種々のノードの同時電圧シミュレーションの３つのグラフ５１０、５２０、５３０を図示する。

図５において、５１０はブートキャパシタ３５０の電圧である。５２０は、図３のＳＷ及びＢＯＯＴノードを示す。５３０の頂部グラフはＨＳ＿ＯＦＦ（ＬＳ＿ＯＮと同等）であり、グラフ５３０の底部はＰＦＥＴ３８６のゲートである。

図５の図示した例において、ＶＤＲＶは約６Ｖに設定される。この実験において、ハイサイドＦＥＴがオフであるときＶＳＷは−１．４Ｖまで上がり得る（この例の波形ではローサイドＧａＮＦＥＴ３１０は常にオフであり、欠陥状態を示す）。５１０の波形は、ＨＳ＿ＯＦＦがゼロになるときブートキャパシタ３５０電圧がハイサイドＧａＮＦＥＴ３２０をオンにするために放電することを示す。ＨＳ＿ＯＦＦが再び「１」になるとき、ＰＭＯＳ３９６のゲートは２０ナノ秒間「ゼロ」となり、ブートキャパシタ３５０を６ＶＶＤＲＶ−ＧＮＤターゲットまで充電させる。ブートキャパシタ３５０が６Ｖまで充電されると、ＰＭＯＳ３８０がオフとなり、回路３００、又は本願の原理を用いる他の回路、が用いられない場合に生じ得る７．５Vまで過充電しないようにする。

当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。

Claims

第１のガリウム窒化物電界効果トランジスタ（ＧａＮＦＥＴ）と、
前記第１のＧａＮＦＥＴのゲートに結合される第１のドライバと、
前記第１のＧａＮＦＥＴのソースに結合されるアノードを有するキャパシタと、
前記キャパシタのカソードに結合されるカソードを有するダイオードと、
ブートストラップキャパシタクランプ（ＢＣＣ）コントローラと、
を含む装置であって、
前記ＢＣＣコントローラが、
前記ダイオードのアノードに結合される電界効果トランジスタ（ＦＥＴ）と、
前記ＦＥＴのゲートに結合されるコンパレータと、
を含み、
前記コンパレータが、
（ａ）前記ＦＥＴに印加される入力電圧（ＶＤＲＶ）を表わす信号と、
（ｂ）接地（ＧＮＤ）と、
（ｃ）前記キャパシタの前記カソードの電圧を表わすブート信号（Ｂｏｏｔ）と、
（ｄ）前記第１のＧａＮＦＥＴの前記ソースの電圧を表わす信号（ＳＷ）と、
を入力として受信するように構成され、
前記ＢＣＣコントローラが、
（ａ）第１の比較信号を生成するための（ｉ）前記ＶＤＲＶと前記ＳＷとの差を、
（ｂ）第２の比較信号を生成するための（ｉｉ）前記Ｂｏｏｔと前記ＧＮＤとの差、
と比較するように構成され、
前記ＢＣＣコントローラが、前記比較に基づいて前記第１の比較信号と前記第２の比較信号との間の関係を保つように更に構成され、
前記ＢＣＣコントローラが、この関係を保つため前記第１のＧａＮＦＥＴへのゲート出力信号を駆動するように更に構成される、装置。
請求項１に記載の装置であって、
前記ＦＥＴのドレインが、前記ダイオードの前記アノードに結合される、装置。
請求項１に記載の装置であって、
前記第１のＧａＮＦＥＴのソースに結合されるドレインを有する第２のＧａＮＦＥＴを更に含み、前記第１のＧａＮＦＥＴがハイサイドＧａＮＦＥＴであり、前記第２のＧａＮＦＥＴがローサイドＧａＮＦＥＴである、装置。
請求項３に記載の装置であって、
前記第１のＧａＮＦＥＴの前記ソースに結合されるインダクタを更に含む、装置。
請求項４に記載の装置であって、
前記装置がハーフブリッジ電圧整流器内に含まれる、装置。
請求項１に記載の装置であって、
前記関係が、（ｉ）前記ＶＤＲＶと前記ＳＷとの間と（ｉｉ）前記Ｂｏｏｔと前記ＧＮＤとの間の電圧降下比較に等しい、装置。
請求項１に記載の装置であって、
前記第１のＧａＮＦＥＴのソースに結合される第２のＧａＮＦＥＴと、
前記第２のＧａＮＦＥＴのゲートに結合される第２のドライバと、
前記第１のドライバの入力と前記第２のドライバの入力とに結合されるデッドタイム制御回路と、
を含む、装置。
請求項１に記載の装置であって、
前記第１のドライバの上側レールが前記キャパシタのカソードに結合され、前記第１のドライバの下側レールが前記第１のＧａＮＦＥＴの前記ソースに結合される、装置。
（ａ）ＧａＮＦＥＴと、
（ｂ）前記ＧａＮＦＥＴのソースに結合されるブートストラップキャパシタクランプ（ＢＣＣ）コントローラと、
を含むシステムであって、
前記ＢＣＣコントローラが、
コンパレータと、
そのゲートが前記コンパレータの出力に結合されるＦＥＴと、
前記コンパレータの正の入力に結合される第１の隔離スイッチであって、前記第１の隔離スイッチのドレインが第１のレジスタと第２のレジスタとの間に結合され、前記第１のレジスタがキャパシタのカソード（ＢＯＯＴ）に更に結合され、前記第２のレジスタが接地（ＧＮＤ）に結合される、前記第１の隔離スイッチと、
前記コンパレータの負の入力に結合される第２の隔離スイッチであって、前記第２の隔離スイッチのドレインが第３のレジスタと第４のレジスタとの間に結合され、前記第３のレジスタが信号電圧（ＶＤＲＶ）を表わす信号に更に結合され、前記第４のレジスタが前記ＧａＮＦＥＴのソース（ＳＷ）に更に結合される、前記第２の隔離スイッチと、
を含む、システム。
請求項９に記載のシステムであって、
前記第１の隔離スイッチと前記第２の隔離スイッチとが、ローサイドＧａＮＦＥＴオン（ＬＳ＿ＯＮ）信号を受け取るときにイネーブルされる、システム。
請求項１０に記載のシステムであって、
前記ＢＯＯＴの電圧とＧＮＤ電圧との間の差が前記ＶＤＲＶと前記ＳＷの電圧との間の差より大きいときに、前記コンパレータが前記ＦＥＴをオフにする、システム。
請求項９に記載のシステムであって、
前記ＢＣＣコントローラと前記キャパシタの前記カソードとの間に結合されるダイオードを更に含む、システム。
請求項１２に記載のシステムであって、
前記キャパシタが前記ダイオードと前記ＧａＮＦＥＴのソースとの間に結合される、システム。
請求項９に記載のシステムであって、
前記コンパレータにより前記ＦＥＴをオフに駆動することにより、前記キャパシタの電圧を浮遊させ、それにより、前記ＧａＮＦＥＴのゲートとソースとの間の差を過駆動させない、システム。
請求項９に記載のシステムであって、
前記ＢＣＣコントローラが、前記コンパレータの正の入力と前記コンパレータの負の入力との間の電圧差を一定に保つように構成される、システム。
請求項１１に記載のシステムであって、
前記システムが集積回路上に組み込まれる、システム。
第１のガリウム窒化電界効果トランジスタ（ＧａＮＦＥＴ）と、
前記第１のＧａＮＦＥＴのゲートに結合される第１のドライバと、
前記第１のＧａＮＦＥＴのソースに結合されるアノードを有するキャパシタと、
前記第１のＧａＮＦＥＴのソースに結合されるインダクタと、
前記第１のＧａＮＦＥＴのソースに結合されるドレインを有する第２のＧａＮＦＥＴと、
前記キャパシタのカソードに結合されるカソードを有するダイオードと、
ブートストラップキャパシタクランプ（ＢＣＣ）コントローラと、
を含むシステムであって、
前記ＢＣＣコントローラが、
前記ダイオードのアノードに結合される電界効果トランジスタ（ＦＥＴ）と、
前記ＦＥＴのゲートに結合されるコンパレータであって、
前記ＦＥＴのソースに印加される入力電圧（ＶＤＲＶ）を表す信号と、
接地（ＧＮＤ）と、
前記キャパシタの前記カソード（Ｂｏｏｔ）の電圧を表すブート信号と、
前記第１のＧａＮＦＥＴのソース（ＳＷ）の電圧を表す信号と、
を入力として受けるように構成される、前記コンパレータと、
前記Ｂｏｏｔと前記ＧＮＤとの間に直列に結合される第１及び第２の抵抗器と、
前記ＶＤＲＶと前記ＳＷとの間に直列に結合される第３及び第４の抵抗器と、
前記コンパレータの正の入力に結合されるソースと前記第１の抵抗器と前記第２の抵抗器との間に結合されるドレインとを有する第１の隔離スイッチと、
前記コンパレータの負の入力に結合されるソースと前記第３の抵抗器と前記第４の抵抗器との間に結合されるドレインとを有する第２の隔離スイッチと、
を含み、
前記ＢＣＣコントローラが、
第１の比較信号を発生するため前記ＶＤＲＶと前記ＳＷとの差を、
第２の比較信号を発生するため前記Ｂｏｏｔと前記ＧＮＤとの差、
と比較するように構成され、
前記ＢＣＣコントローラが、前記比較に基づいて前記第１の比較信号と前記第２の比較信号との間の関係を維持するように構成され、
前記ＢＣＣコントローラが、前記第１のＧａＮＦＥＴのソースに結合される前記第２のＧａＮＦＥＴへのゲート出力信号を駆動するように更に構成される、システム。
請求項１７に記載のシステムであって、
前記コンパレータにより前記ＦＥＴをオフに駆動することが、前記キャパシタの電圧を浮遊させ、それにより、前記第１のＧａＮＦＥＴのゲートとソースとの間の差を過駆動させない、システム。
請求項１７に記載のシステムであって、
前記ＢＣＣコントローラが、前記コンパレータの正の入力と前記コンパレータの負の入力との間の電圧差を一定に保つように構成される、システム。
請求項１７に記載のシステムであって、
前記システムがハーフブリッジ電圧整流器内に含まれる、システム。
請求項１７に記載のシステムであって、
前記第１のＧａＮＦＥＴがハイサイドＧａＮＦＥＴであり、前記第２のＧａＮＦＥＴがローサイドＧａＮＦＥＴである、システム。
請求項１７に記載のシステムであって、
前記システムが集積回路上に組み込まれる、システム。