JP2531818B2 - 半導体集積回路 - Google Patents
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、出力電流を制御することにより定電圧特性
又は電流スイッチ機能を得る半導体集積回路に関するも
ので、特に電流制御素子として接合型電界効果トランジ
スタ（JFET）を用いた半導体集積回路（IC）に係るもの
である。
又は電流スイッチ機能を得る半導体集積回路に関するも
ので、特に電流制御素子として接合型電界効果トランジ
スタ（JFET）を用いた半導体集積回路（IC）に係るもの
である。
（従来の技術） 出力電流を制御することで目標の特性、即ち定電圧特
性又は電流スイッチ機能を得る半導体集積回路の例を第
７図ないし第９図に示す。
性又は電流スイッチ機能を得る半導体集積回路の例を第
７図ないし第９図に示す。
第７図は、従来の定電圧電源IC60のブロック回路図で
ある。IC60は、入力端子２、出力端子３、及び入出力共
通端子４（多くの場合、接地端子とする）を持ち、出力
端子３から流れ出る電流Ｉを電流制御素子１で調節し、
出力端子対３及び４に現われる電圧を一定に保つ。本従
来例では、電流制御素子１としてNPN型バイポーラトラ
ンジスタを用いる。
ある。IC60は、入力端子２、出力端子３、及び入出力共
通端子４（多くの場合、接地端子とする）を持ち、出力
端子３から流れ出る電流Ｉを電流制御素子１で調節し、
出力端子対３及び４に現われる電圧を一定に保つ。本従
来例では、電流制御素子１としてNPN型バイポーラトラ
ンジスタを用いる。
第８図に示す従来例の定電圧電源IC61は、前記IC60の
NPN型バイポーラトランジスタに代えて絶縁ゲート型電
界効果トランジスタ（MOSFET）11を使用した例である。
NPN型バイポーラトランジスタに代えて絶縁ゲート型電
界効果トランジスタ（MOSFET）11を使用した例である。
第９図は、出力電流を開閉するスイッチングIC62のブ
ロック回路図である。電源入力端子14、出力端子15、入
出力共通端子（接地端子）16及び制御信号入力端子17を
有し、制御信号入力端子17に加えられた信号により、内
部制御回路18が電流制御素子（この従来例ではNPN型バ
イポーラトランジスタ）13をオン、オフする。
ロック回路図である。電源入力端子14、出力端子15、入
出力共通端子（接地端子）16及び制御信号入力端子17を
有し、制御信号入力端子17に加えられた信号により、内
部制御回路18が電流制御素子（この従来例ではNPN型バ
イポーラトランジスタ）13をオン、オフする。
これらの例に示した集積回路では、ほとんどの場合、
出力端子と接地端子とが短絡したとき等に生じる過電流
から制御素子を保護する回路10又は20を組み込んでい
る。
出力端子と接地端子とが短絡したとき等に生じる過電流
から制御素子を保護する回路10又は20を組み込んでい
る。
第７図に示す定電圧電源IC60は典型的な定電圧電源IC
である。出力電圧の監視は、分圧抵抗５及び６によって
分圧された電圧と、内部に設けられた基準電圧源８の基
準電圧とを比較し、誤差増幅器７で電流制御素子１に帰
還をかけることにより、出力電圧を一定にたもってい
る。例えば、出力端子３及び４に抵抗負荷を接続し、定
電圧V0で動作中、何らかの原因で負荷抵抗値が減少した
とする。出力端子3,4間の電圧は同時に減少するが、誤
差増幅器７の出力は、NPNトランジスタ１のベース電流
を増加させる方向に作用し、これにより負荷電流が増加
し、減少した出力端子電圧が定電圧V0に達して安定とな
る。
である。出力電圧の監視は、分圧抵抗５及び６によって
分圧された電圧と、内部に設けられた基準電圧源８の基
準電圧とを比較し、誤差増幅器７で電流制御素子１に帰
還をかけることにより、出力電圧を一定にたもってい
る。例えば、出力端子３及び４に抵抗負荷を接続し、定
電圧V0で動作中、何らかの原因で負荷抵抗値が減少した
とする。出力端子3,4間の電圧は同時に減少するが、誤
差増幅器７の出力は、NPNトランジスタ１のベース電流
を増加させる方向に作用し、これにより負荷電流が増加
し、減少した出力端子電圧が定電圧V0に達して安定とな
る。
第８図に示す定電圧電源IC61は、電流制御素子として
MOSFET11を使用したもので、その動作は定電圧電源IC60
に準ずる。
MOSFET11を使用したもので、その動作は定電圧電源IC60
に準ずる。
これら従来の回路方式では、出力端子３及び４が短絡
或いは短絡に近い状態になった時、電流制御素子1,11に
は過大な電流が流れ、素子の加熱が起こり、破壊に到る
危険がある。そのため、一般的には過電流を検出し、あ
る値以上の負荷電流が流れると、出力を止める保護回路
を付加しなければならなかった。定電圧電源IC60及び61
においては、電流制御素子１及び11に直列に過電流検出
用抵抗９を接続し、抵抗９に一定値以上の過電流が流れ
ると、過電流保護回路10が動作し、電流制御素子をオフ
状態にして過電流による素子破壊を防止する。
或いは短絡に近い状態になった時、電流制御素子1,11に
は過大な電流が流れ、素子の加熱が起こり、破壊に到る
危険がある。そのため、一般的には過電流を検出し、あ
る値以上の負荷電流が流れると、出力を止める保護回路
を付加しなければならなかった。定電圧電源IC60及び61
においては、電流制御素子１及び11に直列に過電流検出
用抵抗９を接続し、抵抗９に一定値以上の過電流が流れ
ると、過電流保護回路10が動作し、電流制御素子をオフ
状態にして過電流による素子破壊を防止する。
第９図に示すスイッチングIC62においても、出力端子
15,16間に接続される負荷が重くなり、過大な電流を引
き出そうとしたときには素子が破壊する恐れがある。そ
のため定電圧電源ICと同様、何らかの形で一定値以上の
過電流を検出して電流制御素子に過負荷を加えないよう
にする必要があり、例えば過電流検出用抵抗19と過電流
保護回路20とから成る保護回路を付加することが、一般
的であった。
15,16間に接続される負荷が重くなり、過大な電流を引
き出そうとしたときには素子が破壊する恐れがある。そ
のため定電圧電源ICと同様、何らかの形で一定値以上の
過電流を検出して電流制御素子に過負荷を加えないよう
にする必要があり、例えば過電流検出用抵抗19と過電流
保護回路20とから成る保護回路を付加することが、一般
的であった。
これらの過電流保護回路は、電圧を安定させるとか、
電流供給をオン、オフするという本質的な回路動作には
不要な回路である。特に取り扱う電流量が小さいICの場
合には、もともと小面積のチップに、更に保護回路を付
け加える必要があり、チップ面積増加の一因であった。
電流供給をオン、オフするという本質的な回路動作には
不要な回路である。特に取り扱う電流量が小さいICの場
合には、もともと小面積のチップに、更に保護回路を付
け加える必要があり、チップ面積増加の一因であった。
（発明が解決しようとする課題） これまで述べたように、出力電流を制御することで、
定電圧特性又は電流スイッチ機能を得る従来の半導体集
積回路は、過大な電流により電流制御素子が破壊される
のを保護するため、過電流保護回路を付加することが一
般的である。このため本質的回路動作には不要なチップ
面積を必要とし、特に取り扱う電流量の小さなICでは、
保護回路の付加により相対的なチップ面積の増加が大き
く、課題となっている。
定電圧特性又は電流スイッチ機能を得る従来の半導体集
積回路は、過大な電流により電流制御素子が破壊される
のを保護するため、過電流保護回路を付加することが一
般的である。このため本質的回路動作には不要なチップ
面積を必要とし、特に取り扱う電流量の小さなICでは、
保護回路の付加により相対的なチップ面積の増加が大き
く、課題となっている。
本発明の目的は、出力電流を制御することによって、
定電圧特性又は電流スイッチ機能を得る半導体集積回路
において、過電流保護回路を設けないで、且つ電流制御
素子を過電流による破壊から保護できる半導体集積回路
を提供することである。
定電圧特性又は電流スイッチ機能を得る半導体集積回路
において、過電流保護回路を設けないで、且つ電流制御
素子を過電流による破壊から保護できる半導体集積回路
を提供することである。
［発明の構成］ （課題を解決するための手段） 本発明の半導体集積回路は、直流入力端子対と、出力
端子対と、１つの主電極（例えばドレイン電極）が前記
直流入力端子に、他の１つの主電極（例えばソース電
極）が前記出力端子にそれぞれ電気的に接続される接合
型電界効果トランジスタ（JFET）とを有する半導体集積
回路であって、該JFETの出力端子対間に接続された分圧
抵抗により分圧された出力電圧と基準電圧との代数差に
比例した誤差増幅器の信号を該JFETのゲートに入力し、
該LFETのドレイン最大飽和電流IDSSを超える過大な出力
電流を該JFETにより抑制すると共に出力電流を制御する
ことにより定電圧特性又は電流スイッチ機能（電流開閉
機能）を得ることを特徴とする半導体集積回路である。
端子対と、１つの主電極（例えばドレイン電極）が前記
直流入力端子に、他の１つの主電極（例えばソース電
極）が前記出力端子にそれぞれ電気的に接続される接合
型電界効果トランジスタ（JFET）とを有する半導体集積
回路であって、該JFETの出力端子対間に接続された分圧
抵抗により分圧された出力電圧と基準電圧との代数差に
比例した誤差増幅器の信号を該JFETのゲートに入力し、
該LFETのドレイン最大飽和電流IDSSを超える過大な出力
電流を該JFETにより抑制すると共に出力電流を制御する
ことにより定電圧特性又は電流スイッチ機能（電流開閉
機能）を得ることを特徴とする半導体集積回路である。
（作用） 前記接合型電界効果トランジスタ（JFET）は、前記半
導体集積回路の出力電流制御素子としての作用を持つ。
後述するように、JFETの最大電流は、ドレイン最大飽和
電流IDSSで抑えられ、これ以上の電流は基本的に流れな
い。従って負荷回路に短絡等の異常が発生しても、JFET
のIDSSで最大電流値は制限されるので、特に過電流保護
回路を設ける必要はないし、JFETも過電流による破壊か
ら保護される。
導体集積回路の出力電流制御素子としての作用を持つ。
後述するように、JFETの最大電流は、ドレイン最大飽和
電流IDSSで抑えられ、これ以上の電流は基本的に流れな
い。従って負荷回路に短絡等の異常が発生しても、JFET
のIDSSで最大電流値は制限されるので、特に過電流保護
回路を設ける必要はないし、JFETも過電流による破壊か
ら保護される。
（実施例） 以下、本発明の実施例について、図面を参照して説明
する。第１図は正電圧出力の定電圧電源ICへの応用例を
示すブロック回路図である。
する。第１図は正電圧出力の定電圧電源ICへの応用例を
示すブロック回路図である。
同図に示す定電圧電源IC80（出力電圧5V、電流100mA）
は、直流電力を入力する直流入力端子対22,24と、電力
を負荷に供給する出力端子対23,24と、ドレイン端子Ｄ
が入力端子22に、ソース端子Ｓが出力端子23に接続され
たJFET21とを持っている。なお本実施例では、端子24は
入出力共通端子で、且つ接地されている。
は、直流電力を入力する直流入力端子対22,24と、電力
を負荷に供給する出力端子対23,24と、ドレイン端子Ｄ
が入力端子22に、ソース端子Ｓが出力端子23に接続され
たJFET21とを持っている。なお本実施例では、端子24は
入出力共通端子で、且つ接地されている。
出力電圧は抵抗25,26により分圧される。誤差増幅器2
7は、基準電圧源28の基準電圧と、前記分圧された出力
電圧との代数差に比例した信号をJFETのゲートＧに出力
する。これによりJFETのドレイン電流は増減し、出力端
子23,24の間の電圧は常に定電圧になるよう制御され
る。
7は、基準電圧源28の基準電圧と、前記分圧された出力
電圧との代数差に比例した信号をJFETのゲートＧに出力
する。これによりJFETのドレイン電流は増減し、出力端
子23,24の間の電圧は常に定電圧になるよう制御され
る。
上記の通り、本発明のIC80の電流制御素子には、従来
のバイポーラトランジスタやMOSFETではなく、Ｎチャネ
ル接合型電界効果トランジスタ（Ｎ−ch.JFET）を使用
している。第２図にはＮ−ch.JFETのVDS（ドレイン・ソ
ース間電圧）−ID（ドレイン電流）特性の一例を示す。
縦軸はID、横軸はVDSを示し、図中の曲線群のパラメー
タはVGS（ゲート・ソース間電圧）で、曲線29はVGS＝０
のときの特性曲線である。ドレイン電流IDの最大値は、
VGS＝０のときの飽和電流IDSSで抑えられるため、これ
以上のドレイン電流は基本的に流れない。このため第１
図の回路で、仮に出力端子23と24とが短絡した場合で
も、電流ＩはIDSS以上は流れない。従って従来技術では
多くの場合に組み込まれていた過電流保護回路を削除し
ても、電流制御素子21自体が保護回路と同じ働きをす
る。又JFETは、電圧駆動素子なので、バイポーラトラン
ジスタを制御素子等に使った時よりも、消費電流が低く
抑えられるという効果も生まれる。
のバイポーラトランジスタやMOSFETではなく、Ｎチャネ
ル接合型電界効果トランジスタ（Ｎ−ch.JFET）を使用
している。第２図にはＮ−ch.JFETのVDS（ドレイン・ソ
ース間電圧）−ID（ドレイン電流）特性の一例を示す。
縦軸はID、横軸はVDSを示し、図中の曲線群のパラメー
タはVGS（ゲート・ソース間電圧）で、曲線29はVGS＝０
のときの特性曲線である。ドレイン電流IDの最大値は、
VGS＝０のときの飽和電流IDSSで抑えられるため、これ
以上のドレイン電流は基本的に流れない。このため第１
図の回路で、仮に出力端子23と24とが短絡した場合で
も、電流ＩはIDSS以上は流れない。従って従来技術では
多くの場合に組み込まれていた過電流保護回路を削除し
ても、電流制御素子21自体が保護回路と同じ働きをす
る。又JFETは、電圧駆動素子なので、バイポーラトラン
ジスタを制御素子等に使った時よりも、消費電流が低く
抑えられるという効果も生まれる。
第３図は、負電圧出力の定電圧電源IC81への応用例の
ブロック回路図である。正電圧出力型IC80で使用したＮ
−ch.JFETの代わりにＰ−ch.JFET31を使用することで目
標の定電圧特性を得ることができる。この場合も電流Ｉ
はJFET31のIDSSで制限されるため、過電流保護回路は不
要となる。なお32は直流入力端子、33は入出力共通端子
（接地端子）、34は出力端子、35及び36は分圧抵抗、37
は誤差増幅器、38は基準電圧源である。
ブロック回路図である。正電圧出力型IC80で使用したＮ
−ch.JFETの代わりにＰ−ch.JFET31を使用することで目
標の定電圧特性を得ることができる。この場合も電流Ｉ
はJFET31のIDSSで制限されるため、過電流保護回路は不
要となる。なお32は直流入力端子、33は入出力共通端子
（接地端子）、34は出力端子、35及び36は分圧抵抗、37
は誤差増幅器、38は基準電圧源である。
第４図は、スイッチングICの実施例のブロック回路図
である。スイッチングIC82は、直流入力端子対40及び42
（接地端子）と、出力端子対41及び42と、入力端子40に
ドレイン端子Ｄ、出力端子41にソース端子Ｓがそれぞれ
接続されたＮ−ch.JFET39を有し、信号入力端子43に加
えられた信号により、内部制御回路44がJFET39をオン、
オフし、出力端子41から流出する出力電流Ｉを制御す
る。この場合も、出力電流ＩはJFET39のIDSSが最大値と
なり、過電流保護回路は不要となる。
である。スイッチングIC82は、直流入力端子対40及び42
（接地端子）と、出力端子対41及び42と、入力端子40に
ドレイン端子Ｄ、出力端子41にソース端子Ｓがそれぞれ
接続されたＮ−ch.JFET39を有し、信号入力端子43に加
えられた信号により、内部制御回路44がJFET39をオン、
オフし、出力端子41から流出する出力電流Ｉを制御す
る。この場合も、出力電流ＩはJFET39のIDSSが最大値と
なり、過電流保護回路は不要となる。
第５図は、出力端子対を２つ持つ定電圧電源ICのブロ
ック回路図である。この定電圧電源IC83は入力端子対5
1,50と、２つの出力端子対48,50及び49,50と、JFET46及
び47を持っている。JFET46及び47のドレイン端子Ｄは主
電流制御素子45を介して入力端子51に電気的に接続さ
れ、JFET46及び47のソース端子Ｓはそれぞれ出力端子48
及び49に接続される。２つの出力端子対に現われる各出
力電圧は分圧抵抗52,53及び55,56によって分圧され、分
圧された出力電圧と基準電圧源58の基準電圧とは誤差増
幅器54及び57により比較され、JFET46及びJFET47に帰還
をかけ、出力端子間の電圧を一定の安定電圧とする。分
圧抵抗52と53、及び55と56のそれぞれの抵抗比を変える
ことで、２通りの出力電圧が得られる。又それぞれのJF
ETが流す電流I1、及びI2は、それぞれJFET46のIDSS1及
びJFET47のIDSS2により、その最大電流値が制限され、
従ってNPNトランジスタ（主電流制御素子）45には（I
DSS1＋IDSS2）以上の電流は流れない。この場合も他の
前記実施例と同様、過電流保護回路は不要となる。
ック回路図である。この定電圧電源IC83は入力端子対5
1,50と、２つの出力端子対48,50及び49,50と、JFET46及
び47を持っている。JFET46及び47のドレイン端子Ｄは主
電流制御素子45を介して入力端子51に電気的に接続さ
れ、JFET46及び47のソース端子Ｓはそれぞれ出力端子48
及び49に接続される。２つの出力端子対に現われる各出
力電圧は分圧抵抗52,53及び55,56によって分圧され、分
圧された出力電圧と基準電圧源58の基準電圧とは誤差増
幅器54及び57により比較され、JFET46及びJFET47に帰還
をかけ、出力端子間の電圧を一定の安定電圧とする。分
圧抵抗52と53、及び55と56のそれぞれの抵抗比を変える
ことで、２通りの出力電圧が得られる。又それぞれのJF
ETが流す電流I1、及びI2は、それぞれJFET46のIDSS1及
びJFET47のIDSS2により、その最大電流値が制限され、
従ってNPNトランジスタ（主電流制御素子）45には（I
DSS1＋IDSS2）以上の電流は流れない。この場合も他の
前記実施例と同様、過電流保護回路は不要となる。
次に第６図（ａ）ないし（ｅ）は、本発明の半導体集
積回路に用いるJFETの実施例の模式的断面図である。こ
こでは従来のバイポーラプロセスで作製可能な構造のJF
ETを取り上げてある。第６図（ａ）ないし（ｄ）は、Ｎ
−ch.JFET、同図（ｅ）はＰ−ch.JFETの例である。なお
第６図において同符号は同じ部分を表わす。
積回路に用いるJFETの実施例の模式的断面図である。こ
こでは従来のバイポーラプロセスで作製可能な構造のJF
ETを取り上げてある。第６図（ａ）ないし（ｄ）は、Ｎ
−ch.JFET、同図（ｅ）はＰ−ch.JFETの例である。なお
第６図において同符号は同じ部分を表わす。
同図（ａ）の例では、チャネル部にはバルクのエピタ
キシャルN-型層61、ソース及びドレイン部は通常エミッ
タに用いるN+型拡散層65、ゲート部にはベース拡散に用
いるP+型拡散層64と裏面のＰ型基板60とを使用してい
る。符号62はP+埋め込み拡散層、63はアイソレーション
Ｐ型拡散層、66は絶縁膜、67はゲート電極、68はソース
電極、69はドレイン電極である。
キシャルN-型層61、ソース及びドレイン部は通常エミッ
タに用いるN+型拡散層65、ゲート部にはベース拡散に用
いるP+型拡散層64と裏面のＰ型基板60とを使用してい
る。符号62はP+埋め込み拡散層、63はアイソレーション
Ｐ型拡散層、66は絶縁膜、67はゲート電極、68はソース
電極、69はドレイン電極である。
同図（ｂ）に示すJFETでは、同図（ａ）のJFETに加え
て、P+型拡散層64に更に追加拡散をして深いP+型拡散層
64aを形成し、チャネル部を狭くしている。チャネル部
が狭くなると、より少ない空乏層の伸び方で、即ちより
小さなゲート電圧でピンチオフすることができる。つま
り、コントロールするために必要な電圧がより小さくて
よい。
て、P+型拡散層64に更に追加拡散をして深いP+型拡散層
64aを形成し、チャネル部を狭くしている。チャネル部
が狭くなると、より少ない空乏層の伸び方で、即ちより
小さなゲート電圧でピンチオフすることができる。つま
り、コントロールするために必要な電圧がより小さくて
よい。
同図（ｃ）に示すJFETは、通常バイポーラICプロセス
のN+埋め込み層とコンタクトするために深く拡散させる
N+型拡散層70を、チャネル部に使用している。これによ
り、チャネル抵抗の低下を図っている。
のN+埋め込み層とコンタクトするために深く拡散させる
N+型拡散層70を、チャネル部に使用している。これによ
り、チャネル抵抗の低下を図っている。
同図（ｄ）に示すJFETは、同図（ｂ）で行なったチャ
ネル部の狭化を、P+型埋め込み層62を入れてN-型エピタ
キシャル層61の厚さを狭めることで実現している。
ネル部の狭化を、P+型埋め込み層62を入れてN-型エピタ
キシャル層61の厚さを狭めることで実現している。
同図（ｅ）にはＰ−ch.JFETの構造の例を示してあ
る。チャネル部には、通常ベース拡散に用いるP+型拡散
層64を使用し、ゲート部にはエミッタ拡散に用いるN+型
拡散層65と埋め込みN+型拡散層71及び深いＮ型拡散層70
を使用する。
る。チャネル部には、通常ベース拡散に用いるP+型拡散
層64を使用し、ゲート部にはエミッタ拡散に用いるN+型
拡散層65と埋め込みN+型拡散層71及び深いＮ型拡散層70
を使用する。
なお第１図、第３図及び第５図に示した定電圧電源IC
において、誤差増幅器27,37,54,57及び基準電圧源28,3
8,58もJFETで構成しても良いし、MOSFETで構成しても良
い。こうすれば定電圧電源ICの内部消費電力は更に小さ
くなる。
において、誤差増幅器27,37,54,57及び基準電圧源28,3
8,58もJFETで構成しても良いし、MOSFETで構成しても良
い。こうすれば定電圧電源ICの内部消費電力は更に小さ
くなる。
又第４図に示すスイッチングICの制御回路44もJFETで
構成しても良いし、MOSFETで構成しても良い。
構成しても良いし、MOSFETで構成しても良い。
又第５図に示す定電圧電源ICの主制御素子45はNPNト
ランジスタであったが、これもJFETにしても構わない。
ランジスタであったが、これもJFETにしても構わない。
なお本発明の半導体集積回路は、その他の半導体集積
回路と共に１個の半導体基板（チップ）上に形成される
こともあるし、又２個以上の半導体基板（チップ）を用
いた混成集積回路の構成要素として使用されることもあ
る。
回路と共に１個の半導体基板（チップ）上に形成される
こともあるし、又２個以上の半導体基板（チップ）を用
いた混成集積回路の構成要素として使用されることもあ
る。
［発明の効果］ これまで述べたように、本発明によれば、出力電流を
制御することによって、定電圧特性又は電流スイッチ機
能を得る半導体集積回路において、最大飽和電流IDSSで
最大電流値が制限される接合型電界効果トランジスタを
電流制御素子として使用することで、過電流保護回路を
設けなくとも、過電流を制限し電流制御素子を破壊から
保護できる半導体集積回路を提供することができた。
制御することによって、定電圧特性又は電流スイッチ機
能を得る半導体集積回路において、最大飽和電流IDSSで
最大電流値が制限される接合型電界効果トランジスタを
電流制御素子として使用することで、過電流保護回路を
設けなくとも、過電流を制限し電流制御素子を破壊から
保護できる半導体集積回路を提供することができた。
第１図は本発明の半導体集積回路（定電圧電源IC）の実
施例のブロック回路図、第２図は接合型電界効果トラン
ジスタのVDS−ID特性図、第３図、第４図及び第５図は
本発明のその他の実施例で、それぞれ定電圧電源IC、ス
イッチングIC及び多出力定電圧電源ICのブロック回路
図、第６図はJFETの断面図、第７図ないし第９図は、従
来の半導体集積回路のブロック回路図である。2,14,22,
32,40,51……直流入力端子、3,15,23,34,41,48,49……
出力端子、4,16,24,33,42,50……入出力共通端子、21,3
1,39,46,47……接合型電界効果トランジスタ、8,28,38,
58……基準電圧源、7,12,27,37,54,57,59……誤差増幅
器、5,6,25,26,35,36,52,53,55,56……分圧抵抗、Ｉ…
…出力電流。
施例のブロック回路図、第２図は接合型電界効果トラン
ジスタのVDS−ID特性図、第３図、第４図及び第５図は
本発明のその他の実施例で、それぞれ定電圧電源IC、ス
イッチングIC及び多出力定電圧電源ICのブロック回路
図、第６図はJFETの断面図、第７図ないし第９図は、従
来の半導体集積回路のブロック回路図である。2,14,22,
32,40,51……直流入力端子、3,15,23,34,41,48,49……
出力端子、4,16,24,33,42,50……入出力共通端子、21,3
1,39,46,47……接合型電界効果トランジスタ、8,28,38,
58……基準電圧源、7,12,27,37,54,57,59……誤差増幅
器、5,6,25,26,35,36,52,53,55,56……分圧抵抗、Ｉ…
…出力電流。
Claims (3)
- 【請求項１】直流電力を入力する直流入力端子対と、電
力を負荷に供給する出力端子対と、１つの主電極が前記
直流入力端子に電気的に接続され、他の１つの主電極が
前記出力端子に電気的に接続される接合型電界効果トラ
ンジスタとを有し、該接合型電界効果トランジスタの出
力端子対間に接続された分圧抵抗により分圧された出力
電圧と基準電圧との代数差に比例した誤差増幅器の信号
を該接合型電界効果トランジスタのゲートに入力し、該
接合型電界効果トランジスタのドレイン最大飽和電流I
DSSを超える過大な出力電流を該トランジスタにより抑
制すると共に出力電流を制御することにより定電圧特性
又は電流スイッチ機能を得ることを特徴とする半導体集
積回路。 - 【請求項２】請求項１記載の半導体集積回路であって、
該接合型電界効果トランジスタがＰチャネル接合型であ
り、負電圧の定電圧特性又は電流スイッチ機能を得るこ
とを特徴とする半導体集積回路。 - 【請求項３】請求項１記載の半導体集積回路であって、
該接合型電界効果トランジスタと該出力端子とが複数の
負荷に電力を供給するために複数構成されるとともに別
に１つの主電流制御素子を有し、それぞれの接合型電界
効果トランジスタにおける該１つの主電極が、上記した
別の主電流制御素子を介して該出力端子に電気的に接続
されていることを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040352A JP2531818B2 (ja) | 1990-02-21 | 1990-02-21 | 半導体集積回路 |
| US07/654,807 US5168175A (en) | 1990-02-21 | 1991-02-13 | Semiconductor integrated circuit using junction field effect transistor as current control element |
| KR1019910002742A KR930006728B1 (ko) | 1990-02-21 | 1991-02-20 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040352A JP2531818B2 (ja) | 1990-02-21 | 1990-02-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03242942A JPH03242942A (ja) | 1991-10-29 |
| JP2531818B2 true JP2531818B2 (ja) | 1996-09-04 |
Family
ID=12578241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2040352A Expired - Fee Related JP2531818B2 (ja) | 1990-02-21 | 1990-02-21 | 半導体集積回路 |
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| Country | Link |
|---|---|
| US (1) | US5168175A (ja) |
| JP (1) | JP2531818B2 (ja) |
| KR (1) | KR930006728B1 (ja) |
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| DE10212863B4 (de) * | 2002-03-22 | 2006-06-08 | Siemens Ag | Ansteuerschaltung für einen Sperrschicht-Feldeffekttransistor |
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| US9793707B2 (en) * | 2013-05-28 | 2017-10-17 | Texas Instruments Incorporated | Fast transient precision power regulation apparatus |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS55131823A (en) * | 1979-03-31 | 1980-10-14 | Fujitsu Ltd | Voltage-regulated power supply |
| JPS62272631A (ja) * | 1986-05-20 | 1987-11-26 | Fujitsu Ltd | 歪発生回路 |
| JP2751202B2 (ja) * | 1988-04-19 | 1998-05-18 | ソニー株式会社 | 電流供給装置 |
| US4937469A (en) * | 1988-08-30 | 1990-06-26 | International Business Machines Corporation | Switched current mode driver in CMOS with short circuit protection |
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1990
- 1990-02-21 JP JP2040352A patent/JP2531818B2/ja not_active Expired - Fee Related
-
1991
- 1991-02-13 US US07/654,807 patent/US5168175A/en not_active Expired - Lifetime
- 1991-02-20 KR KR1019910002742A patent/KR930006728B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03242942A (ja) | 1991-10-29 |
| KR920000131A (ko) | 1992-01-10 |
| US5168175A (en) | 1992-12-01 |
| KR930006728B1 (ko) | 1993-07-23 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |