JPH05327442A - 負荷短絡保護機能付きｍｏｓ形パワー素子 - Google Patents
負荷短絡保護機能付きｍｏｓ形パワー素子Info
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- JPH05327442A JPH05327442A JP4123047A JP12304792A JPH05327442A JP H05327442 A JPH05327442 A JP H05327442A JP 4123047 A JP4123047 A JP 4123047A JP 12304792 A JP12304792 A JP 12304792A JP H05327442 A JPH05327442 A JP H05327442A
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- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K2017/0806—Modifications for protecting switching circuit against overcurrent or overvoltage against excessive temperature
Abstract
(57)【要約】
【目的】負荷短絡時においても消費電力を十分に小さく
する保護機能を有し、かつオフ状態でのリーク電流によ
る消費電力の少ない負荷短絡保護機能付きＭＯＳ形パワ
ー素子を提供する。 【構成】トランジスタ制御素子３のコレクタをＭＯＳ形
パワー素子１とＭＯＳ形半導体素子２のゲートに接続
し、同じくエミッタをＭＯＳ形パワー素子１のソースに
接続し、かつトランジスタ制御素子３のベースとＭＯＳ
形半導体素子２のソースとの間に、該ＭＯＳ形半導体素
子２に流れる電流を制限する抵抗４を接続した構成によ
り、ドレイン電圧を上昇させるとドレイン電流が上昇
し、ピークに達した後に減少するような電流−電圧特性
を有し、かつドレインからソースに向かう全ての経路に
ＭＯＳ形半導体素子が介在するようにしたので、負荷短
絡時にも動作点が安全動作領域内に止まるように保護
し、かつリークによる消費電力を減少できる。
する保護機能を有し、かつオフ状態でのリーク電流によ
る消費電力の少ない負荷短絡保護機能付きＭＯＳ形パワ
ー素子を提供する。 【構成】トランジスタ制御素子３のコレクタをＭＯＳ形
パワー素子１とＭＯＳ形半導体素子２のゲートに接続
し、同じくエミッタをＭＯＳ形パワー素子１のソースに
接続し、かつトランジスタ制御素子３のベースとＭＯＳ
形半導体素子２のソースとの間に、該ＭＯＳ形半導体素
子２に流れる電流を制限する抵抗４を接続した構成によ
り、ドレイン電圧を上昇させるとドレイン電流が上昇
し、ピークに達した後に減少するような電流−電圧特性
を有し、かつドレインからソースに向かう全ての経路に
ＭＯＳ形半導体素子が介在するようにしたので、負荷短
絡時にも動作点が安全動作領域内に止まるように保護
し、かつリークによる消費電力を減少できる。
Description
【０００１】
【産業上の利用分野】この発明は、負荷の異常によって
ＭＯＳＦＥＴが発熱し、破壊されることを防止する手段
を有するパワーＭＯＳＦＥＴに関する。
ＭＯＳＦＥＴが発熱し、破壊されることを防止する手段
を有するパワーＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】従来の保護機能を有するパワーＭＯＳＦ
ＥＴとしては、例えば特開昭６４−６８００５号公報に
記載されたものがある。図６は上記従来例を示す図であ
り、（ａ）は回路図、（ｂ）はＩ−Ｖ特性図を示す。こ
の従来例は、パワ−ＭＯＳＦＥＴ１のドレイン・ソ−ス
電圧ＶDSとドレイン電流ＩDとの組み合わせからパワ−
ＭＯＳＦＥＴ１のチップ内での消費電力を検出し、その
値が所定の条件に達するとゲ−ト・ソ−ス電圧をＯＦＦ
にしてパワ−トランジスタを遮断することにより、常に
パワートランジスタのＡＳＯ（Areaof Safety Operatio
n：安全動作領域）内で動作するようにしたものであ
る。上記のように、この従来例ではＭＯＳＦＥＴが常に
安全動作領域ＡＳＯ内で動作しているため過消費電力に
よってＭＯＳＦＥＴが破壊されることはない。従って異
常負荷によってＭＯＳＦＥＴが過熱し、破壊されること
を防止できる。図７は、上記従来例の保護機能付きパワ
ーＭＯＳＦＥＴ７を用いて負荷ＲLを駆動する場合の一
例図であり、（ａ）は回路図、（ｂ）はＩ−Ｖ特性図を
示す。負荷ＲLに異常が生じた場合、例えば負荷が短絡
した場合には、電源電圧ＶDDが直接に印加されるので、
図２（ｂ）に示すように、回路の動作点がＣ点に移動す
る。このＣ点は破線で示すＡＳＯ領域内にあるのでパワ
ーＭＯＳＦＥＴ７は有効に保護される。
ＥＴとしては、例えば特開昭６４−６８００５号公報に
記載されたものがある。図６は上記従来例を示す図であ
り、（ａ）は回路図、（ｂ）はＩ−Ｖ特性図を示す。こ
の従来例は、パワ−ＭＯＳＦＥＴ１のドレイン・ソ−ス
電圧ＶDSとドレイン電流ＩDとの組み合わせからパワ−
ＭＯＳＦＥＴ１のチップ内での消費電力を検出し、その
値が所定の条件に達するとゲ−ト・ソ−ス電圧をＯＦＦ
にしてパワ−トランジスタを遮断することにより、常に
パワートランジスタのＡＳＯ（Areaof Safety Operatio
n：安全動作領域）内で動作するようにしたものであ
る。上記のように、この従来例ではＭＯＳＦＥＴが常に
安全動作領域ＡＳＯ内で動作しているため過消費電力に
よってＭＯＳＦＥＴが破壊されることはない。従って異
常負荷によってＭＯＳＦＥＴが過熱し、破壊されること
を防止できる。図７は、上記従来例の保護機能付きパワ
ーＭＯＳＦＥＴ７を用いて負荷ＲLを駆動する場合の一
例図であり、（ａ）は回路図、（ｂ）はＩ−Ｖ特性図を
示す。負荷ＲLに異常が生じた場合、例えば負荷が短絡
した場合には、電源電圧ＶDDが直接に印加されるので、
図２（ｂ）に示すように、回路の動作点がＣ点に移動す
る。このＣ点は破線で示すＡＳＯ領域内にあるのでパワ
ーＭＯＳＦＥＴ７は有効に保護される。
【０００３】また、他の従来例としては、米国特許第
４,５５３,０８４号に記載されているものがある。この
発明は、いわゆるカレントミラー形の保護回路である。
図８は、パワーＭＯＳＦＥＴのＩ−Ｖ特性図であり、ａ
は保護機能のないパワーＭＯＳの特性曲線、ｂは上記従
来例のごときカレントミラー形の特性曲線、ｃは後記本
発明の特性曲線を示す。図８から判るように、特性曲線
ｂに示すカレントミラー形の保護回路では、ピーク電流
ＩDPで電流値が制限されるように保護する。したがって
負荷が短絡した場合の電流はＢ点の値となり、保護のな
い場合のＡ点より少なくなる。
４,５５３,０８４号に記載されているものがある。この
発明は、いわゆるカレントミラー形の保護回路である。
図８は、パワーＭＯＳＦＥＴのＩ−Ｖ特性図であり、ａ
は保護機能のないパワーＭＯＳの特性曲線、ｂは上記従
来例のごときカレントミラー形の特性曲線、ｃは後記本
発明の特性曲線を示す。図８から判るように、特性曲線
ｂに示すカレントミラー形の保護回路では、ピーク電流
ＩDPで電流値が制限されるように保護する。したがって
負荷が短絡した場合の電流はＢ点の値となり、保護のな
い場合のＡ点より少なくなる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の保護機能付きパワーＭＯＳＦＥＴにおいて
は、次のごとき問題があった。まず、前記特開昭６４−
６８００５号公報に記載の従来例においては、図６の回
路から判るように、パワーＭＯＳＦＥＴのドレイン端子
Ｄとソース端子Ｓとが抵抗Ｒ1とＲ2の直列回路を介して
接続されているため、ゲート電圧を印加しないでパワー
ＭＯＳＦＥＴをオフした場合でも抵抗Ｒ1とＲ2を通って
ドレイン端子からソース端子へ電流が流れてしまう。そ
のため、パワーＭＯＳＦＥＴをスイッチオフしてもリー
ク電流が大きくなり、オフ状態でのリーク電流による消
費電力が大きい、という問題がある。
うな従来の保護機能付きパワーＭＯＳＦＥＴにおいて
は、次のごとき問題があった。まず、前記特開昭６４−
６８００５号公報に記載の従来例においては、図６の回
路から判るように、パワーＭＯＳＦＥＴのドレイン端子
Ｄとソース端子Ｓとが抵抗Ｒ1とＲ2の直列回路を介して
接続されているため、ゲート電圧を印加しないでパワー
ＭＯＳＦＥＴをオフした場合でも抵抗Ｒ1とＲ2を通って
ドレイン端子からソース端子へ電流が流れてしまう。そ
のため、パワーＭＯＳＦＥＴをスイッチオフしてもリー
ク電流が大きくなり、オフ状態でのリーク電流による消
費電力が大きい、という問題がある。
【０００５】また、前記米国特許第４,５５３,０８４号
に記載のカレントミラー形保護回路においては、次のご
とき問題がある。すなわち、パワーＭＯＳにおける消費
電力Ｐは流れる電流と印加電圧との積になるから、電流
が一定値の場合には印加電圧が大きくなると消費電力も
大きくなる。したがって安全動作領域ＡＳＯは右下がり
の特性となる。しかし、この従来例においては、図８か
ら判るように、電流値がピーク値ＩDPで一定となるか
ら、電源電圧ＶDDがそのまま印加される負荷短絡時にお
いては、パワーＭＯＳにおける消費電力Ｐは、Ｐ＝ＩDP
×ＶDDとなるので、かなり大きな値となり、発熱量も大
きくなる。したがって、その発熱量でも支障ないような
パワーＭＯＳを設計する（すなわちＡＳＯ領域を広くす
る）必要があるため、寸法が大きくなると共に放熱設計
の自由度が少なくなる、という問題がある。
に記載のカレントミラー形保護回路においては、次のご
とき問題がある。すなわち、パワーＭＯＳにおける消費
電力Ｐは流れる電流と印加電圧との積になるから、電流
が一定値の場合には印加電圧が大きくなると消費電力も
大きくなる。したがって安全動作領域ＡＳＯは右下がり
の特性となる。しかし、この従来例においては、図８か
ら判るように、電流値がピーク値ＩDPで一定となるか
ら、電源電圧ＶDDがそのまま印加される負荷短絡時にお
いては、パワーＭＯＳにおける消費電力Ｐは、Ｐ＝ＩDP
×ＶDDとなるので、かなり大きな値となり、発熱量も大
きくなる。したがって、その発熱量でも支障ないような
パワーＭＯＳを設計する（すなわちＡＳＯ領域を広くす
る）必要があるため、寸法が大きくなると共に放熱設計
の自由度が少なくなる、という問題がある。
【０００６】本発明は上記のごとき従来技術の問題を解
決するためになされたものであり、負荷短絡時において
も消費電力を十分に小さくする保護機能を有し、かつオ
フ状態でのリーク電流による消費電力の少ない負荷短絡
保護機能付きＭＯＳ形パワー素子を提供することを目的
とする。
決するためになされたものであり、負荷短絡時において
も消費電力を十分に小さくする保護機能を有し、かつオ
フ状態でのリーク電流による消費電力の少ない負荷短絡
保護機能付きＭＯＳ形パワー素子を提供することを目的
とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１に記載の発明（例
えば図１および図３の実施例に相当）においては、ＭＯ
Ｓ形パワー素子のドレインとＭＯＳ形半導体素子のドレ
イン、同じくゲートとゲートをそれぞれ接続し、トラン
ジスタ制御素子のコレクタを上記ＭＯＳ形パワー素子と
上記ＭＯＳ形半導体素子のゲートに接続し、同じくエミ
ッタを上記ＭＯＳ形半導体素子のソースに接続し、か
つ、上記トランジスタ制御素子のベースと上記ＭＯＳ形
半導体素子のソースとを、該ＭＯＳ形半導体素子に流れ
る電流を制限する抵抗またはダイオードを介して接続す
るように構成している。また、請求項２に記載の発明
（例えば図４の実施例に相当）においては、上記トラン
ジスタ制御素子のベースと上記ＭＯＳ形半導体素子のソ
ースとは直接に接続し、上記トランジスタ制御素子のエ
ミッタと上記ＭＯＳ形パワー素子のソースとを、抵抗ま
たはダイオードを介して接続するように構成している。
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１に記載の発明（例
えば図１および図３の実施例に相当）においては、ＭＯ
Ｓ形パワー素子のドレインとＭＯＳ形半導体素子のドレ
イン、同じくゲートとゲートをそれぞれ接続し、トラン
ジスタ制御素子のコレクタを上記ＭＯＳ形パワー素子と
上記ＭＯＳ形半導体素子のゲートに接続し、同じくエミ
ッタを上記ＭＯＳ形半導体素子のソースに接続し、か
つ、上記トランジスタ制御素子のベースと上記ＭＯＳ形
半導体素子のソースとを、該ＭＯＳ形半導体素子に流れ
る電流を制限する抵抗またはダイオードを介して接続す
るように構成している。また、請求項２に記載の発明
（例えば図４の実施例に相当）においては、上記トラン
ジスタ制御素子のベースと上記ＭＯＳ形半導体素子のソ
ースとは直接に接続し、上記トランジスタ制御素子のエ
ミッタと上記ＭＯＳ形パワー素子のソースとを、抵抗ま
たはダイオードを介して接続するように構成している。
【０００８】
【作用】上記のように構成したことにより、本発明の回
路においては、例えば後記図２に示すように、ドレイン
電圧を上昇させるとドレイン電流が上昇し、ピークに達
した後には減少するような負性抵抗特性の範囲を含む電
流−電圧特性となるので、負荷短絡等の異常負荷に対し
ては電流が減少して動作点が安全動作領域内に止まるよ
うに保護することが出来る。例えば、前記図８に基づい
て従来例と比較すれば、本発明の特性は図８の特性曲線
ｃとなり、負荷短絡時の動作点はＣ点となるので、保護
機能のない場合のＡ点やカレントミラー形保護回路のＢ
点に比べて負荷短絡時の消費電力を大幅に減少させるこ
とが出来る。また、ドレインからソースに向かう全ての
経路にＭＯＳ形半導体素子が介在するように構成してい
るので、オフ時におけるリークによる消費電力を減少さ
せることが出来る。
路においては、例えば後記図２に示すように、ドレイン
電圧を上昇させるとドレイン電流が上昇し、ピークに達
した後には減少するような負性抵抗特性の範囲を含む電
流−電圧特性となるので、負荷短絡等の異常負荷に対し
ては電流が減少して動作点が安全動作領域内に止まるよ
うに保護することが出来る。例えば、前記図８に基づい
て従来例と比較すれば、本発明の特性は図８の特性曲線
ｃとなり、負荷短絡時の動作点はＣ点となるので、保護
機能のない場合のＡ点やカレントミラー形保護回路のＢ
点に比べて負荷短絡時の消費電力を大幅に減少させるこ
とが出来る。また、ドレインからソースに向かう全ての
経路にＭＯＳ形半導体素子が介在するように構成してい
るので、オフ時におけるリークによる消費電力を減少さ
せることが出来る。
【０００９】
【実施例】図１は、本発明の一実施例の回路図である。
まず構成を説明すると、１はパワーＭＯＳＦＥＴやＩＧ
ＢＴなどのようなＭＯＳ形パワー素子、２は縦形ＭＯＳ
ＦＥＴ、横形ＭＯＳＦＥＴ、縦形ＩＧＢＴ、横形ＩＧＢ
Ｔ、ＴＦＴなどのようなＭＯＳ形半導体素子、３はバイ
ポーラ・トランジスタや薄膜形バイポーラ・トランジス
タなどのような制御素子である。
まず構成を説明すると、１はパワーＭＯＳＦＥＴやＩＧ
ＢＴなどのようなＭＯＳ形パワー素子、２は縦形ＭＯＳ
ＦＥＴ、横形ＭＯＳＦＥＴ、縦形ＩＧＢＴ、横形ＩＧＢ
Ｔ、ＴＦＴなどのようなＭＯＳ形半導体素子、３はバイ
ポーラ・トランジスタや薄膜形バイポーラ・トランジス
タなどのような制御素子である。
【００１０】そしてＭＯＳ形パワー素子１のドレインお
よびゲートはＭＯＳ形半導体素子２のドレインおよびゲ
ートにそれぞれ接続されている。また、制御素子３のコ
レクタはＭＯＳ形パワー素子１とＭＯＳ形半導体素子２
のゲートに接続され、同じくエミッタはＭＯＳ形パワー
素子１のソースに接続され、さらに制御素子３のベース
とＭＯＳ形半導体素子２のソースとは、抵抗４を介して
接続されている。
よびゲートはＭＯＳ形半導体素子２のドレインおよびゲ
ートにそれぞれ接続されている。また、制御素子３のコ
レクタはＭＯＳ形パワー素子１とＭＯＳ形半導体素子２
のゲートに接続され、同じくエミッタはＭＯＳ形パワー
素子１のソースに接続され、さらに制御素子３のベース
とＭＯＳ形半導体素子２のソースとは、抵抗４を介して
接続されている。
【００１１】次に作用を説明する。まず、ゲート端子Ｇ
に電圧が印加されず、ＭＯＳ形パワー素子１およびＭＯ
Ｓ形半導体素子２がオフしているときは、ドレイン端子
Ｄからソース端子Ｓへの電流経路はないので、電流が流
れない。従って前記特開昭６４−６８００５号公報に記
載の従来例に比べて本実施例の方がリーク電流が少な
く、オフ時における電力消費が大幅に小さくなる。
に電圧が印加されず、ＭＯＳ形パワー素子１およびＭＯ
Ｓ形半導体素子２がオフしているときは、ドレイン端子
Ｄからソース端子Ｓへの電流経路はないので、電流が流
れない。従って前記特開昭６４−６８００５号公報に記
載の従来例に比べて本実施例の方がリーク電流が少な
く、オフ時における電力消費が大幅に小さくなる。
【００１２】次に、図２は、本実施例のＩ−Ｖ特性図で
ある。ただし、図２における各電流および電圧の符号Ｉ
D、ＩB、ＩG、ＶDS、ＶB、ＶGS、ＶF、ＶINはそれぞれ
図１の同符号を付した個所の電流、電圧を示す。また、
抵抗４の抵抗値をＲB、入力抵抗の抵抗値をＲINとす
る。以下、図２に基づいて動作時の作用について説明す
る。まず、ＭＯＳ形パワー素子１が線形領域にある場合
には下記（数１）式が成立する。 ＩD＝ＫＶDS（ＶGS−ＶT） …（数１） ただし、Ｋは定数であり、ＶTはＭＯＳ形パワー素子１
の閾値電圧である。次に、ＭＯＳ形半導体素子２のオン
抵抗が抵抗４の抵抗値ＲBに比べて十分小さく無視でき
るものとし、かつ、制御素子３のベース・エミッタ間順
バイアス電圧をＶFとすると下記（数２）式が成立す
る。なお、一般的にＳiを用いた場合にはＶF＝０.４〜
０.７Ｖである。 ＶB＝ＶF＋ＩBＲB≒ＶDS …（数２） 上記（数２）式を変形すれば下記（数３）式となる。 ＩB＝（ＶDS−ＶF）／ＲB …（数３） そして制御素子３の電流増幅率をβとすれば、下記（数
４）式が成立する。 ＩG＝βＩB ∴ＶGS＝ＶIN−ＲINＩG ＶGS＝ＶIN−βＲINＩB ＶGS＝ＶIN−β・（ＶDS−ＶF）・ＲIN／ＲB …（数４） 上記の（数１）式および（数４）式から、図１の実施例
の線形領域におけるＩ−Ｖ特性が求まる。すなわちＩ−
Ｖ特性は下記（数５）で示される。
ある。ただし、図２における各電流および電圧の符号Ｉ
D、ＩB、ＩG、ＶDS、ＶB、ＶGS、ＶF、ＶINはそれぞれ
図１の同符号を付した個所の電流、電圧を示す。また、
抵抗４の抵抗値をＲB、入力抵抗の抵抗値をＲINとす
る。以下、図２に基づいて動作時の作用について説明す
る。まず、ＭＯＳ形パワー素子１が線形領域にある場合
には下記（数１）式が成立する。 ＩD＝ＫＶDS（ＶGS−ＶT） …（数１） ただし、Ｋは定数であり、ＶTはＭＯＳ形パワー素子１
の閾値電圧である。次に、ＭＯＳ形半導体素子２のオン
抵抗が抵抗４の抵抗値ＲBに比べて十分小さく無視でき
るものとし、かつ、制御素子３のベース・エミッタ間順
バイアス電圧をＶFとすると下記（数２）式が成立す
る。なお、一般的にＳiを用いた場合にはＶF＝０.４〜
０.７Ｖである。 ＶB＝ＶF＋ＩBＲB≒ＶDS …（数２） 上記（数２）式を変形すれば下記（数３）式となる。 ＩB＝（ＶDS−ＶF）／ＲB …（数３） そして制御素子３の電流増幅率をβとすれば、下記（数
４）式が成立する。 ＩG＝βＩB ∴ＶGS＝ＶIN−ＲINＩG ＶGS＝ＶIN−βＲINＩB ＶGS＝ＶIN−β・（ＶDS−ＶF）・ＲIN／ＲB …（数４） 上記の（数１）式および（数４）式から、図１の実施例
の線形領域におけるＩ−Ｖ特性が求まる。すなわちＩ−
Ｖ特性は下記（数５）で示される。
【００１３】
【数５】
【００１４】図２は上記（数５）式のＩ−Ｖ特性を示し
たものである。ただし、ＶDSが大きくなると、ＭＯＳ形
パワー素子１およびＭＯＳ形半導体素子２が飽和領域に
入り、その結果ＩDは一定になる。また、（数５）から
電流値がピーク値ＩDPに達するときのドレイン電圧ＶP
は、下記（数６）式のように求まる。
たものである。ただし、ＶDSが大きくなると、ＭＯＳ形
パワー素子１およびＭＯＳ形半導体素子２が飽和領域に
入り、その結果ＩDは一定になる。また、（数５）から
電流値がピーク値ＩDPに達するときのドレイン電圧ＶP
は、下記（数６）式のように求まる。
【００１５】
【数６】
【００１６】図２から判るように、ドレイン電圧ＶDSを
上げるとドレイン電流ＩDが上昇し、ピーク値ＩDPに達
する。その後は負性抵抗特性となり、ＶDSが上昇するに
従ってＩDが減少する。したがって電源電圧ＶDDがＶPよ
りも大きくなるように設計すれば、前記図６に示した従
来例と同様に、ＭＯＳ形パワー素子１を負荷短絡等の異
常負荷による破壊から保護することが出来る。すなわ
ち、電源電圧ＶDDがそのまま印加される負荷短絡時（異
常負荷）には、動作点はＣ点となる。このＣ点はＡＳＯ
領域内にあるため、ＭＯＳ形パワー素子１は十分保護さ
れ、破壊されるおそれはない。上記の特性を前記図８に
基づいて従来例と比較すれば、本実施例の特性は図８の
特性曲線ｃ（図２の特性に相当）となり、負荷短絡時の
動作点はＣ点となるので、保護機能のない場合のＡ点や
カレントミラー形保護回路のＢ点に比べて負荷短絡時の
消費電力を大幅に減少させることが出来る。したがって
安全動作領域ＡＳＯを狭く設定することが出来るので、
パワーＭＯＳを小型化することが出来、設計の自由度を
向上させることが出来る。また、負荷が正常な場合には
十分な電流駆動能力が要求されるが、図２からわかるよ
うに十分な電流駆動能力を得るには電流のピーク値ＩDP
とその時の電圧値ＶPを大きく設計する必要がある。そ
して（数６）式から、ＶPを大きくするには抵抗４の抵
抗値ＲBを大きくすれば良いことがわかる。このように
制御素子３のベースに接続する抵抗４を適切に設計する
ことにより、正常負荷に対しては十分な電流駆動能力を
有し、かつ異常負荷による破壊からは有効に保護される
ＭＯＳ形パワー素子を設計することが出来る。
上げるとドレイン電流ＩDが上昇し、ピーク値ＩDPに達
する。その後は負性抵抗特性となり、ＶDSが上昇するに
従ってＩDが減少する。したがって電源電圧ＶDDがＶPよ
りも大きくなるように設計すれば、前記図６に示した従
来例と同様に、ＭＯＳ形パワー素子１を負荷短絡等の異
常負荷による破壊から保護することが出来る。すなわ
ち、電源電圧ＶDDがそのまま印加される負荷短絡時（異
常負荷）には、動作点はＣ点となる。このＣ点はＡＳＯ
領域内にあるため、ＭＯＳ形パワー素子１は十分保護さ
れ、破壊されるおそれはない。上記の特性を前記図８に
基づいて従来例と比較すれば、本実施例の特性は図８の
特性曲線ｃ（図２の特性に相当）となり、負荷短絡時の
動作点はＣ点となるので、保護機能のない場合のＡ点や
カレントミラー形保護回路のＢ点に比べて負荷短絡時の
消費電力を大幅に減少させることが出来る。したがって
安全動作領域ＡＳＯを狭く設定することが出来るので、
パワーＭＯＳを小型化することが出来、設計の自由度を
向上させることが出来る。また、負荷が正常な場合には
十分な電流駆動能力が要求されるが、図２からわかるよ
うに十分な電流駆動能力を得るには電流のピーク値ＩDP
とその時の電圧値ＶPを大きく設計する必要がある。そ
して（数６）式から、ＶPを大きくするには抵抗４の抵
抗値ＲBを大きくすれば良いことがわかる。このように
制御素子３のベースに接続する抵抗４を適切に設計する
ことにより、正常負荷に対しては十分な電流駆動能力を
有し、かつ異常負荷による破壊からは有効に保護される
ＭＯＳ形パワー素子を設計することが出来る。
【００１７】また、以上の説明からわかるように、ＭＯ
Ｓ形半導体素子２に要求されているのは十分に低いオン
抵抗を有することだけなので、ＭＯＳ形半導体素子２は
ＭＯＳ形パワー素子１と異なる構造をしてもよい。例え
ば、ＭＯＳ形パワー素子１として縦形ＤＭＯＳを用い、
ＭＯＳ形半導体素子２として横形のＭＯＳＦＥＴを用い
てもよい。ただし、ＭＯＳ形半導体素子２とＭＯＳ形パ
ワー素子１を同じ構造にした方が製造が容易という利点
がある。
Ｓ形半導体素子２に要求されているのは十分に低いオン
抵抗を有することだけなので、ＭＯＳ形半導体素子２は
ＭＯＳ形パワー素子１と異なる構造をしてもよい。例え
ば、ＭＯＳ形パワー素子１として縦形ＤＭＯＳを用い、
ＭＯＳ形半導体素子２として横形のＭＯＳＦＥＴを用い
てもよい。ただし、ＭＯＳ形半導体素子２とＭＯＳ形パ
ワー素子１を同じ構造にした方が製造が容易という利点
がある。
【００１８】なお、この実施例における抵抗４は、ＭＯ
Ｓ形半導体素子２を流れる電流ＩBを制限するためのも
のであり、ＭＯＳ形半導体素子２を流れる電流ＩBはＭ
ＯＳ形パワー素子１を流れる電流ＩDとは比例しない。
この点がカレントミラー形の保護回路と異なっている。
例えば、本出願人が先に出願した特開平２−２２６４０
７号の第６図には、カレントミラーＭＯＳＦＥＴ・Ｍ２
のソースとバイポーラトランジスタＴ１のベースとの間
に抵抗Ｒaを接続した回路が示されているが、この抵抗
Ｒaは本実施例の抵抗４とは作用効果が全く異なるもの
である。すなわち、上記先行出願の第６図の回路は、カ
レントミラー形回路になっており、バイポーラトランジ
スタＴ１がターンオンしたときカレントミラーＭＯＳＦ
ＥＴ・Ｍ２を流れる電流ｉがメインＭＯＳＦＥＴ・Ｍ１
を流れる電流Ｉに比例するように設定されている。そし
て抵抗ＲaはバイポーラトランジスタＴ１の動作点の設
定および動作の安定のために設けられたものである。し
かし、この抵抗Ｒaが大きくなると電流ｉが電流Ｉに比
例しなくなり、カレントミラー動作が出来なくなる。し
たがって抵抗Ｒaの値は、上記のカレントミラー形回路
の特性を妨げないように出来るだけ小さな値にする必要
がある。これに対して本実施例はカレントミラー回路で
はないので、抵抗４は前記（数６）式の説明からも判る
ように、必要に応じた大きな値にすることが出来る。ま
た、上記先行出願の第６図の回路は、カレントミラー形
保護回路であって、メインＭＯＳＦＥＴ・Ｍ１に過電流
が流れてバイポーラトランジスタＴ１がオンすると、抵
抗Ｒiによって電圧降下が生じ、メインＭＯＳＦＥＴ・
Ｍ１のゲートとカレントミラーＭＯＳＦＥＴ・Ｍ２のゲ
ートに印加される電圧に差が生じ、メインＭＯＳＦＥＴ
・Ｍ１に流れる電流のみを制限するから、その特性は、
前記の従来例と同様に、前記第８図の特性曲線ｂのよう
になり、本実施例の特性曲線ｃとは異なった特性とな
る。
Ｓ形半導体素子２を流れる電流ＩBを制限するためのも
のであり、ＭＯＳ形半導体素子２を流れる電流ＩBはＭ
ＯＳ形パワー素子１を流れる電流ＩDとは比例しない。
この点がカレントミラー形の保護回路と異なっている。
例えば、本出願人が先に出願した特開平２−２２６４０
７号の第６図には、カレントミラーＭＯＳＦＥＴ・Ｍ２
のソースとバイポーラトランジスタＴ１のベースとの間
に抵抗Ｒaを接続した回路が示されているが、この抵抗
Ｒaは本実施例の抵抗４とは作用効果が全く異なるもの
である。すなわち、上記先行出願の第６図の回路は、カ
レントミラー形回路になっており、バイポーラトランジ
スタＴ１がターンオンしたときカレントミラーＭＯＳＦ
ＥＴ・Ｍ２を流れる電流ｉがメインＭＯＳＦＥＴ・Ｍ１
を流れる電流Ｉに比例するように設定されている。そし
て抵抗ＲaはバイポーラトランジスタＴ１の動作点の設
定および動作の安定のために設けられたものである。し
かし、この抵抗Ｒaが大きくなると電流ｉが電流Ｉに比
例しなくなり、カレントミラー動作が出来なくなる。し
たがって抵抗Ｒaの値は、上記のカレントミラー形回路
の特性を妨げないように出来るだけ小さな値にする必要
がある。これに対して本実施例はカレントミラー回路で
はないので、抵抗４は前記（数６）式の説明からも判る
ように、必要に応じた大きな値にすることが出来る。ま
た、上記先行出願の第６図の回路は、カレントミラー形
保護回路であって、メインＭＯＳＦＥＴ・Ｍ１に過電流
が流れてバイポーラトランジスタＴ１がオンすると、抵
抗Ｒiによって電圧降下が生じ、メインＭＯＳＦＥＴ・
Ｍ１のゲートとカレントミラーＭＯＳＦＥＴ・Ｍ２のゲ
ートに印加される電圧に差が生じ、メインＭＯＳＦＥＴ
・Ｍ１に流れる電流のみを制限するから、その特性は、
前記の従来例と同様に、前記第８図の特性曲線ｂのよう
になり、本実施例の特性曲線ｃとは異なった特性とな
る。
【００１９】次に、図３は、本発明の第２の実施例の回
路図である。この実施例は、前記図１の実施例における
抵抗４の代わりにダイオード６を接続したものである。
前記（数６）式によると、ＶPは抵抗４の抵抗値ＲBの他
に制御素子３のベース・エミッタ間順バイアス電圧ＶF
によっても制御される。そしてＶFは制御素子３のベー
スに単数または複数個のダイオードを挿入することによ
って所定の値にすることができるので、図３のように構
成しても前記図１と同様の作用効果を得ることが出来
る。なお、図３の場合には、ＶFは制御素子３のベース
・エミッタ間順バイアス電圧にダイオード６のアノード
・カソード間順バイアス電圧を加えた値になる。その結
果ＶPが大きくなり、正常負荷に対して十分な電流駆動
能力を得ることができる。
路図である。この実施例は、前記図１の実施例における
抵抗４の代わりにダイオード６を接続したものである。
前記（数６）式によると、ＶPは抵抗４の抵抗値ＲBの他
に制御素子３のベース・エミッタ間順バイアス電圧ＶF
によっても制御される。そしてＶFは制御素子３のベー
スに単数または複数個のダイオードを挿入することによ
って所定の値にすることができるので、図３のように構
成しても前記図１と同様の作用効果を得ることが出来
る。なお、図３の場合には、ＶFは制御素子３のベース
・エミッタ間順バイアス電圧にダイオード６のアノード
・カソード間順バイアス電圧を加えた値になる。その結
果ＶPが大きくなり、正常負荷に対して十分な電流駆動
能力を得ることができる。
【００２０】次に、図４は、本発明の第３の実施例の回
路図である。この実施例は、ＭＯＳ形半導体素子２のソ
ースと制御素子３のベースとを直接に接続し、代わりに
制御素子３のエミッタとＭＯＳ形パワー素子１のソース
との間に抵抗５（抵抗値ＲE）を挿入したものである。
前記図１に示した実施例と同様の解析により、この実施
例におけるＩ−Ｖ特性は前記図２に示した特性と同様で
あることがわかる。ただし、本実施例においては、
ＩDP、ＶPは制御素子３のエミッタに挿入した抵抗５の
抵抗値ＲEによって制御される。従って本実施例の場合
には、抵抗５を適切に設計することによって正常負荷に
対しては十分な電流駆動能力を有し、かつ異常負荷によ
る破壊からは有効に保護されるＭＯＳ形パワー素子を設
計することが出来る。また、ゲート端子Ｇに電圧が印加
されず、ＭＯＳ形パワー素子１およびＭＯＳ形半導体素
子２がオフしているときは、前記図１の実施例と全く同
様に、ドレイン端子Ｄからソース端子Ｓへの電流経路は
ないので、電流が流れない。したがってオフ時における
リークによる消費電力を減少させることが出来る。ま
た、前記図３の実施例と同様に、抵抗５の代わりにダイ
オード６を接続することも出来る。すなわち、制御素子
３のベース・エミッタ間順バイアス電圧ＶFは制御素子
３のエミッタに単数または複数個のダイオードを挿入す
ることによっても所定の値にすることができるので、前
記図３と同様に、抵抗５の代わりにダイオードを接続す
れば、前記図３と同様の作用効果を得ることが出来る。
路図である。この実施例は、ＭＯＳ形半導体素子２のソ
ースと制御素子３のベースとを直接に接続し、代わりに
制御素子３のエミッタとＭＯＳ形パワー素子１のソース
との間に抵抗５（抵抗値ＲE）を挿入したものである。
前記図１に示した実施例と同様の解析により、この実施
例におけるＩ−Ｖ特性は前記図２に示した特性と同様で
あることがわかる。ただし、本実施例においては、
ＩDP、ＶPは制御素子３のエミッタに挿入した抵抗５の
抵抗値ＲEによって制御される。従って本実施例の場合
には、抵抗５を適切に設計することによって正常負荷に
対しては十分な電流駆動能力を有し、かつ異常負荷によ
る破壊からは有効に保護されるＭＯＳ形パワー素子を設
計することが出来る。また、ゲート端子Ｇに電圧が印加
されず、ＭＯＳ形パワー素子１およびＭＯＳ形半導体素
子２がオフしているときは、前記図１の実施例と全く同
様に、ドレイン端子Ｄからソース端子Ｓへの電流経路は
ないので、電流が流れない。したがってオフ時における
リークによる消費電力を減少させることが出来る。ま
た、前記図３の実施例と同様に、抵抗５の代わりにダイ
オード６を接続することも出来る。すなわち、制御素子
３のベース・エミッタ間順バイアス電圧ＶFは制御素子
３のエミッタに単数または複数個のダイオードを挿入す
ることによっても所定の値にすることができるので、前
記図３と同様に、抵抗５の代わりにダイオードを接続す
れば、前記図３と同様の作用効果を得ることが出来る。
【００２１】さらに、上記の各実施例を組み合わせた回
路、すなわち、制御素子３にベース抵抗４（またはダイ
オード）とエミッタ抵抗５（またはダイオード）の両方
を接続することも出来る。この場合の作用は上記の実施
例と同様であるが、設計の自由度を増すことができる、
という利点がある。
路、すなわち、制御素子３にベース抵抗４（またはダイ
オード）とエミッタ抵抗５（またはダイオード）の両方
を接続することも出来る。この場合の作用は上記の実施
例と同様であるが、設計の自由度を増すことができる、
という利点がある。
【００２２】次に、図５は、本発明の第４の実施例図で
ある。図５において、１０および１１はＭＯＳ形パワー
素子、１２はＭＯＳ形半導体素子、１３は制御素子、１
４および１５は抵抗である。この実施例は、前記特開昭
６４−６８００５号公報に記載の従来例と似た構成をし
ているが、抵抗１４がドレイン端子Ｄに直接接続され
ず、ＭＯＳ形半導体素子１２を介して接続するようにな
っている。その結果、ゲート端子Ｇに電圧を印加しない
オフ時に、ＭＯＳ形半導体素子１２がオフになるためリ
ーク電流が流れず、したがってオフ状態でのリーク電流
による消費電力を減少させることが出来る。
ある。図５において、１０および１１はＭＯＳ形パワー
素子、１２はＭＯＳ形半導体素子、１３は制御素子、１
４および１５は抵抗である。この実施例は、前記特開昭
６４−６８００５号公報に記載の従来例と似た構成をし
ているが、抵抗１４がドレイン端子Ｄに直接接続され
ず、ＭＯＳ形半導体素子１２を介して接続するようにな
っている。その結果、ゲート端子Ｇに電圧を印加しない
オフ時に、ＭＯＳ形半導体素子１２がオフになるためリ
ーク電流が流れず、したがってオフ状態でのリーク電流
による消費電力を減少させることが出来る。
【００２３】
【発明の効果】以上説明してきたように、この発明によ
れば、ドレイン電圧を上昇させるとドレイン電流が上昇
し、ピークに達した後に減少するような電流−電圧特性
を有し、かつドレインからソースに向かう全ての経路に
ＭＯＳ形半導体素子が介在するような構成としたことに
より、正常負荷に対しては十分な電流駆動能力を有し、
また負荷短絡等の異常負荷に対しては電流が減少して動
作点が安全動作領域内に止まるように保護し、かつオフ
時におけるリークによる消費電力を減少させることが出
来る、という効果が得られる。
れば、ドレイン電圧を上昇させるとドレイン電流が上昇
し、ピークに達した後に減少するような電流−電圧特性
を有し、かつドレインからソースに向かう全ての経路に
ＭＯＳ形半導体素子が介在するような構成としたことに
より、正常負荷に対しては十分な電流駆動能力を有し、
また負荷短絡等の異常負荷に対しては電流が減少して動
作点が安全動作領域内に止まるように保護し、かつオフ
時におけるリークによる消費電力を減少させることが出
来る、という効果が得られる。
【図１】本発明の第１の実施例の回路図。
【図２】図１の回路のＩ−Ｖ特性図。
【図３】本発明の第２の実施例の回路図。
【図４】本発明の第３の実施例の回路図。
【図５】本発明の第４の実施例の回路図。
【図６】従来例の回路図およびＩ−Ｖ特性図
【図７】従来例の応用例図およびＩ−Ｖ特性図。
【図８】従来例と本発明との比較特性図。
１…ＭＯＳ形パワー素子 ２…ＭＯＳ形半導体素子 ３…制御素子 ４…抵抗 ５…ダイオード ６…抵抗 ７…保護機能付きパワーＭＯＳ １０、１１…ＭＯＳ形パワー素子 １２…ＭＯＳ形半導体素子 １３…制御素子 １４、１５…抵抗
Claims (2)
- 【請求項１】ＭＯＳ形パワー素子と、ＭＯＳ形半導体素
子と、トランジスタ制御素子と、を備え、 上記ＭＯＳ形パワー素子のドレインとＭＯＳ形半導体素
子のドレイン、同じくゲートとゲートをそれぞれ接続
し、 上記トランジスタ制御素子のコレクタを上記ＭＯＳ形パ
ワー素子と上記ＭＯＳ形半導体素子のゲートに接続し、
同じくエミッタを上記ＭＯＳ形パワー素子のソースに接
続し、 かつ、上記トランジスタ制御素子のベースと上記ＭＯＳ
形半導体素子のソースとを、該ＭＯＳ形半導体素子に流
れる電流を制限する抵抗またはダイオードを介して接続
したことを特徴とする負荷短絡保護機能付きＭＯＳ形パ
ワー素子。 - 【請求項２】ＭＯＳ形パワー素子と、ＭＯＳ形半導体素
子と、トランジスタ制御素子と、を備え、 上記ＭＯＳ形パワー素子のドレインとＭＯＳ形半導体素
子のドレイン、同じくゲートとゲートをそれぞれ接続
し、 上記トランジスタ制御素子のコレクタを上記ＭＯＳ形パ
ワー素子と上記ＭＯＳ形半導体素子のゲートに接続し、
同じくベースを上記ＭＯＳ形半導体素子のソースに接続
し、 かつ、上記トランジスタ制御素子のエミッタと上記ＭＯ
Ｓ形パワー素子のソースとを、抵抗またはダイオードを
介して接続したことを特徴とする負荷短絡保護機能付き
ＭＯＳ形パワー素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4123047A JP3031059B2 (ja) | 1992-05-15 | 1992-05-15 | 負荷短絡保護機能付きｍｏｓ形パワー素子 |
| DE4316275A DE4316275C2 (de) | 1992-05-15 | 1993-05-14 | Leistungs-MOSFET-Schaltung mit Überlastschutz, welche nicht nach dem Stromspiegelprinzip arbeitet |
| US08/405,455 US5473276A (en) | 1992-05-15 | 1995-03-16 | MOS type power semiconductor switching device capable of protecting load shortcircuit problem under low heat dissipation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4123047A JP3031059B2 (ja) | 1992-05-15 | 1992-05-15 | 負荷短絡保護機能付きｍｏｓ形パワー素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05327442A true JPH05327442A (ja) | 1993-12-10 |
| JP3031059B2 JP3031059B2 (ja) | 2000-04-10 |
Family
ID=14850898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4123047A Expired - Fee Related JP3031059B2 (ja) | 1992-05-15 | 1992-05-15 | 負荷短絡保護機能付きｍｏｓ形パワー素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5473276A (ja) |
| JP (1) | JP3031059B2 (ja) |
| DE (1) | DE4316275C2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122983A (ja) * | 1993-10-28 | 1995-05-12 | Fuji Electric Co Ltd | ダブルゲ−ト型半導体装置の制御装置 |
| US5999041A (en) * | 1996-05-17 | 1999-12-07 | Denso Corporation | Load actuation circuit |
| US6011413A (en) * | 1997-06-05 | 2000-01-04 | Denso Corporation | Structure of current measuring circuit |
| US6396249B1 (en) | 1999-09-30 | 2002-05-28 | Denso Corporation | Load actuation circuit |
| JP2015046507A (ja) * | 2013-08-28 | 2015-03-12 | 株式会社東芝 | Ｅｓｄ保護回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3149773B2 (ja) * | 1996-03-18 | 2001-03-26 | 富士電機株式会社 | 電流制限回路を備えた絶縁ゲートバイポーラトランジスタ |
| JPH1014099A (ja) * | 1996-06-21 | 1998-01-16 | Nec Corp | 過電流検出回路 |
| JP3631933B2 (ja) * | 1999-02-14 | 2005-03-23 | 矢崎総業株式会社 | スイッチングデバイス |
| US6498518B1 (en) | 2000-07-14 | 2002-12-24 | International Business Machines Corporation | Low input impedance line/bus receiver |
| EP1298801B1 (en) * | 2001-09-26 | 2006-08-30 | Dialog Semiconductor GmbH | A MOS current sense circuit |
| JP4068022B2 (ja) | 2003-07-16 | 2008-03-26 | Ｎｅｃエレクトロニクス株式会社 | 過電流検出回路及び負荷駆動回路 |
| US20110018621A1 (en) * | 2006-01-31 | 2011-01-27 | Nxp B.V. | Current mirror circuit |
| JP5044448B2 (ja) * | 2008-03-03 | 2012-10-10 | ルネサスエレクトロニクス株式会社 | 電源スイッチ回路 |
| CN103346537A (zh) * | 2013-06-09 | 2013-10-09 | 苏州博创集成电路设计有限公司 | 短路保护结构 |
| US9092043B2 (en) | 2013-08-22 | 2015-07-28 | Freescale Semiconductor, Inc. | Power switch with current limitation and zero direct current (DC) power consumption |
| JP6217248B2 (ja) * | 2013-08-30 | 2017-10-25 | 株式会社オートネットワーク技術研究所 | 半導体装置 |
| JP6520102B2 (ja) | 2014-12-17 | 2019-05-29 | 富士電機株式会社 | 半導体装置および電流制限方法 |
Citations (1)
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| JPH05259853A (ja) * | 1992-03-12 | 1993-10-08 | Hitachi Ltd | 電流制限回路 |
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| US4553084A (en) * | 1984-04-02 | 1985-11-12 | Motorola, Inc. | Current sensing circuit |
| JPH0693485B2 (ja) * | 1985-11-29 | 1994-11-16 | 日本電装株式会社 | 半導体装置 |
| JPH0795657B2 (ja) * | 1987-09-09 | 1995-10-11 | 日産自動車株式会社 | 保護機能内蔵型ｍｏｓｆｅｔ |
| US4893158A (en) * | 1987-06-22 | 1990-01-09 | Nissan Motor Co., Ltd. | MOSFET device |
| JPH07120221B2 (ja) * | 1989-02-28 | 1995-12-20 | 日産自動車株式会社 | 過電流保護機能付きパワーｍｏｓｆｅｔ |
| US5138516A (en) * | 1990-03-26 | 1992-08-11 | Motorola, Inc. | Fault sensing and driving system for output driver device |
| JP3180831B2 (ja) * | 1991-03-22 | 2001-06-25 | 富士電機株式会社 | 絶縁ゲート制御半導体装置 |
-
1992
- 1992-05-15 JP JP4123047A patent/JP3031059B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-14 DE DE4316275A patent/DE4316275C2/de not_active Expired - Fee Related
-
1995
- 1995-03-16 US US08/405,455 patent/US5473276A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259853A (ja) * | 1992-03-12 | 1993-10-08 | Hitachi Ltd | 電流制限回路 |
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| JPH07122983A (ja) * | 1993-10-28 | 1995-05-12 | Fuji Electric Co Ltd | ダブルゲ−ト型半導体装置の制御装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3031059B2 (ja) | 2000-04-10 |
| DE4316275C2 (de) | 1996-09-26 |
| DE4316275A1 (de) | 1993-11-18 |
| US5473276A (en) | 1995-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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