JPH07122983A - ダブルゲ−ト型半導体装置の制御装置 - Google Patents
ダブルゲ−ト型半導体装置の制御装置Info
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- JPH07122983A JPH07122983A JP5269355A JP26935593A JPH07122983A JP H07122983 A JPH07122983 A JP H07122983A JP 5269355 A JP5269355 A JP 5269355A JP 26935593 A JP26935593 A JP 26935593A JP H07122983 A JPH07122983 A JP H07122983A
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Abstract
(57)【要約】
【目的】電圧印加モ−ドが互いに逆の一対のゲ−ト電極
を１つの入力信号により確実に制御でき、かつ異常状態
の保護機能を有する制御装置を得る。 【構成】サイリスタ状態とトランジスタ状態の移行を制
御可能な第２のゲ−ト電極Ｇ1 と、トランジスタ状態か
らオン，オフの移行を制御可能な第１のゲ−ト電極Ｇ2
とを持ち、両ゲ−ト電極の電圧印加モ−ドが互いに逆な
ダブルゲ−ト型半導体装置１５を制御対象として、Ｇ1,
Ｇ2 を１つの入力信号に基づいて制御するものであっ
て、入力信号のオフ信号を遅延して第１のゲ−ト電極に
供給するディレイ回路３１を有する第１のゲ−ト電極制
御手段２１と、入力信号を反転して第２のゲ−ト電極に
印加する反転用インバ−タ２２．１を有する第２のゲ−
ト電極制御手段２２とを備える。
を１つの入力信号により確実に制御でき、かつ異常状態
の保護機能を有する制御装置を得る。 【構成】サイリスタ状態とトランジスタ状態の移行を制
御可能な第２のゲ−ト電極Ｇ1 と、トランジスタ状態か
らオン，オフの移行を制御可能な第１のゲ−ト電極Ｇ2
とを持ち、両ゲ−ト電極の電圧印加モ−ドが互いに逆な
ダブルゲ−ト型半導体装置１５を制御対象として、Ｇ1,
Ｇ2 を１つの入力信号に基づいて制御するものであっ
て、入力信号のオフ信号を遅延して第１のゲ−ト電極に
供給するディレイ回路３１を有する第１のゲ−ト電極制
御手段２１と、入力信号を反転して第２のゲ−ト電極に
印加する反転用インバ−タ２２．１を有する第２のゲ−
ト電極制御手段２２とを備える。
Description
【０００１】
【産業上の利用分野】この発明は、サイリスタ動作とＩ
ＧＢＴとしてのトランジスタ動作の選択が可能な２つの
ゲ−ト電圧を備えたダブルゲ−ト型半導体装置の制御装
置、ことに、第１のゲ−ト電極を低電位，第２のゲ−ト
電極を高電位としたときオフ状態となってコレクタ電極
からエミッタ電極に流れる通過電流を阻止し，第１のゲ
−ト電極を高電位，第２のゲ−ト電極を低電位としたと
きサイリスタ動作となって前記通過電流を通流し，第１
のゲ−ト電極および第２のゲ−ト電極をともに高電位と
したときトランジスタ動作となってオフ動作の待機状態
となるダブルゲ−ト型半導体装置を制御対象とする制御
装置の構成に関する。
ＧＢＴとしてのトランジスタ動作の選択が可能な２つの
ゲ−ト電圧を備えたダブルゲ−ト型半導体装置の制御装
置、ことに、第１のゲ−ト電極を低電位，第２のゲ−ト
電極を高電位としたときオフ状態となってコレクタ電極
からエミッタ電極に流れる通過電流を阻止し，第１のゲ
−ト電極を高電位，第２のゲ−ト電極を低電位としたと
きサイリスタ動作となって前記通過電流を通流し，第１
のゲ−ト電極および第２のゲ−ト電極をともに高電位と
したときトランジスタ動作となってオフ動作の待機状態
となるダブルゲ−ト型半導体装置を制御対象とする制御
装置の構成に関する。
【０００２】
【従来の技術】図１７はこの発明の制御対象とするダブ
ルゲ−ト型半導体装置の構成図であり、この発明と同一
出願人等によって既に提案されたものである（平成４年
特許願第２０００４８号）。図において、ダブルゲ−ト
型半導体装置１５は、コレクタ電極１が裏面に設置され
たｐ+ 型半導体基板をコレクタ層２として、このコレク
タ層２上にｎ- 型のベ−ス層３がエピタキシャル成長に
より形成されている。そして、このｎ- 型のベ−ス層３
の表面にｐ型のウェル状のベ−ス層４が拡散形成されて
いる。さらに、このｐ型のベ−ス層４の内側の表面には
３つの独立したｎ + 型のウェル状の第１のエミッタ層５
ａ，第２のエミッタ層５ｂ，およびドレイン層６がそれ
ぞれ形成されている。これらのうち、ｎ+ 型のエミッタ
層５ａ，５ｂはエミッタ電極７ａ，７ｂを介して相互に
接続されており、また、ｐ型のベ−ス層４およびｎ+ 型
のドレイン層６にはこれらに跨がる短絡用電極８が接続
されている。そして、ｎ+ 型のエミッタ層（第１のエミ
ッタ層）５ａからｐ型のヘ−ス層４およびｎ- 型のベ−
ス層３の表面に渡って、ゲ−ト酸化膜９を介して第１の
ＭＯＳＦＥＴ１２を構成する多結晶シリコンの第１のゲ
−ト電極１０が設置されおり、一方、、ｎ+ 型のドレイ
ン層６からｐ型のヘ−ス層４およびｎ+ 型のエミッタ層
（第２のエミッタ層）５ｂの表面に渡って、ゲ−ト酸化
膜９を介して第２のＭＯＳＦＥＴ１３を構成する多結晶
シリコンの第２のゲ−ト電極１１が設置されている。な
お、第１のゲ−ト電極１０により構成される第１のＭＯ
ＳＦＥＴ１２および第２のゲ−ト電極１１により構成さ
れる第２のＭＯＳＦＥＴ１３は、ともにｎチャンネル型
のＭＯＳＦＥＴである。
ルゲ−ト型半導体装置の構成図であり、この発明と同一
出願人等によって既に提案されたものである（平成４年
特許願第２０００４８号）。図において、ダブルゲ−ト
型半導体装置１５は、コレクタ電極１が裏面に設置され
たｐ+ 型半導体基板をコレクタ層２として、このコレク
タ層２上にｎ- 型のベ−ス層３がエピタキシャル成長に
より形成されている。そして、このｎ- 型のベ−ス層３
の表面にｐ型のウェル状のベ−ス層４が拡散形成されて
いる。さらに、このｐ型のベ−ス層４の内側の表面には
３つの独立したｎ + 型のウェル状の第１のエミッタ層５
ａ，第２のエミッタ層５ｂ，およびドレイン層６がそれ
ぞれ形成されている。これらのうち、ｎ+ 型のエミッタ
層５ａ，５ｂはエミッタ電極７ａ，７ｂを介して相互に
接続されており、また、ｐ型のベ−ス層４およびｎ+ 型
のドレイン層６にはこれらに跨がる短絡用電極８が接続
されている。そして、ｎ+ 型のエミッタ層（第１のエミ
ッタ層）５ａからｐ型のヘ−ス層４およびｎ- 型のベ−
ス層３の表面に渡って、ゲ−ト酸化膜９を介して第１の
ＭＯＳＦＥＴ１２を構成する多結晶シリコンの第１のゲ
−ト電極１０が設置されおり、一方、、ｎ+ 型のドレイ
ン層６からｐ型のヘ−ス層４およびｎ+ 型のエミッタ層
（第２のエミッタ層）５ｂの表面に渡って、ゲ−ト酸化
膜９を介して第２のＭＯＳＦＥＴ１３を構成する多結晶
シリコンの第２のゲ−ト電極１１が設置されている。な
お、第１のゲ−ト電極１０により構成される第１のＭＯ
ＳＦＥＴ１２および第２のゲ−ト電極１１により構成さ
れる第２のＭＯＳＦＥＴ１３は、ともにｎチャンネル型
のＭＯＳＦＥＴである。
【０００３】図１８は図１７に示すダブルゲ−ト型半導
体装置の等価回路図であり、ｎ+ 型の第１のエミッタ層
５ａ，ｐ型のヘ−ス層４，およびｎ- 型のベ−ス層３に
よりｎｐｎ型のトランジスタＱnpn1が構成され、またｎ
+ 型の第２のエミッタ層５ｂ，ｐ型のヘ−ス層４，およ
びｎ- 型のベ−ス層３によりｎｐｎ型のトランジスタＱ
npn2が構成される。また、ｐ型のヘ−ス層４，ｎ- 型の
ベ−ス層３，およびｐ + 型のコレクタ層２によりｐｎｐ
型のトランジスタＱpnp が構成されている。従って、エ
ミッタ層を別体とする並列接続のトランジスタＱnpn1，
Ｑnpn2とＱpnpによりサイリスタ構造が構成されてい
る。これらのトランジスタＱnpn1，Ｑnpn2，およびＱpn
p に対して第１のＭＯＳＦＥＴ１２は、トランジスタＱ
npn1のコレクタたるｎ- 型のベ−ス層３と第１のエミッ
タ層５ａとをｐ型のヘ−ス層４を介して接続してｎ型の
ベ−ス層３へ電子を注入する機能を果たし、また、第２
のＭＯＳＦＥＴ１３はドレイン層６と第２のエミッタ層
５ｂとを接続してベ−ス層４から正孔を引き抜く機能を
果たす。
体装置の等価回路図であり、ｎ+ 型の第１のエミッタ層
５ａ，ｐ型のヘ−ス層４，およびｎ- 型のベ−ス層３に
よりｎｐｎ型のトランジスタＱnpn1が構成され、またｎ
+ 型の第２のエミッタ層５ｂ，ｐ型のヘ−ス層４，およ
びｎ- 型のベ−ス層３によりｎｐｎ型のトランジスタＱ
npn2が構成される。また、ｐ型のヘ−ス層４，ｎ- 型の
ベ−ス層３，およびｐ + 型のコレクタ層２によりｐｎｐ
型のトランジスタＱpnp が構成されている。従って、エ
ミッタ層を別体とする並列接続のトランジスタＱnpn1，
Ｑnpn2とＱpnpによりサイリスタ構造が構成されてい
る。これらのトランジスタＱnpn1，Ｑnpn2，およびＱpn
p に対して第１のＭＯＳＦＥＴ１２は、トランジスタＱ
npn1のコレクタたるｎ- 型のベ−ス層３と第１のエミッ
タ層５ａとをｐ型のヘ−ス層４を介して接続してｎ型の
ベ−ス層３へ電子を注入する機能を果たし、また、第２
のＭＯＳＦＥＴ１３はドレイン層６と第２のエミッタ層
５ｂとを接続してベ−ス層４から正孔を引き抜く機能を
果たす。
【０００４】図１９は図１７に示すダブルゲ−ト型半導
体装置のオン，オフ制御方法を示すタイムチャ−トであ
り、第１のゲ−ト電極１０を零電位（Ｌレベル）に第２
のゲ−ト電極１１を高電位（Ｈレベル）に保持したとき
ダブルゲ−ト型半導体装置１５はトランジスタＱnpn1，
Ｑnpn2，Ｑpnp が全て非導通となるオフ状態となってコ
レクタ電極１からエミッタ電極７a,７b に流れる通過電
流Ｉc を阻止する。オフ状態にあるダブルゲ−ト型半導
体装置１５をオンする場合の制御方法としては、先ず、
第１のゲ−ト電極１０に高電位を印加するとトランジス
タＱpnp のみが導通するトランジスタ状態となり、この
状態から第２のゲ−ト電極１１に零電位を印加するとト
ランジスタＱnpn1，Ｑnpn2，Ｑpnp が全て導通となるサ
イリスタ状態となって通過電流Ｉc を通流し、１Ｖ以下
という低いオン抵抗を示す。次いで、ダブルゲ−ト型半
導体装置１５をオフするためには、先ず、サイリスタ状
態で第２のゲ−ト電極１１に高電位を印加してトランジ
スタＱnpn1，Ｑnpn2を非導通とするトランジスタ状態と
し、この状態で第１のゲ−ト電極１０に低電位を印加し
てトランジスタＱpnp を非導通とすることによってダブ
ルゲ−ト型半導体装置１５はオフ状態に移行し、通過電
流Ｉc の通流が阻止される。
体装置のオン，オフ制御方法を示すタイムチャ−トであ
り、第１のゲ−ト電極１０を零電位（Ｌレベル）に第２
のゲ−ト電極１１を高電位（Ｈレベル）に保持したとき
ダブルゲ−ト型半導体装置１５はトランジスタＱnpn1，
Ｑnpn2，Ｑpnp が全て非導通となるオフ状態となってコ
レクタ電極１からエミッタ電極７a,７b に流れる通過電
流Ｉc を阻止する。オフ状態にあるダブルゲ−ト型半導
体装置１５をオンする場合の制御方法としては、先ず、
第１のゲ−ト電極１０に高電位を印加するとトランジス
タＱpnp のみが導通するトランジスタ状態となり、この
状態から第２のゲ−ト電極１１に零電位を印加するとト
ランジスタＱnpn1，Ｑnpn2，Ｑpnp が全て導通となるサ
イリスタ状態となって通過電流Ｉc を通流し、１Ｖ以下
という低いオン抵抗を示す。次いで、ダブルゲ−ト型半
導体装置１５をオフするためには、先ず、サイリスタ状
態で第２のゲ−ト電極１１に高電位を印加してトランジ
スタＱnpn1，Ｑnpn2を非導通とするトランジスタ状態と
し、この状態で第１のゲ−ト電極１０に低電位を印加し
てトランジスタＱpnp を非導通とすることによってダブ
ルゲ−ト型半導体装置１５はオフ状態に移行し、通過電
流Ｉc の通流が阻止される。
【０００５】
【発明が解決しようとする課題】このように構成された
ダブルゲ−ト型半導体装置１５のオフ制御は、トランジ
スタ状態を待機状態として行われる点は図示しない従来
のダブルゲ−ト型半導体装置と同様であるが、第１のゲ
−ト電極１０はゲ−ト信号の立ち上がりをオン信号，立
ち下がりをオフ信号としてオン・オフ制御を行うのに対
して、第２のゲ−ト電極１１はゲ−ト信号の立ち下がり
をトランジスタ状態からサイリスタ状態へのオン（移
行）信号，立ち上がりをサイリスタ状態からトランジス
タ状態へのオフ（移行）信号としてサイリスタ動作とト
ランジスタ動作の移行制御を行う必要があり、２つのゲ
−ト電極電位の電圧印加モ−ドが互いに逆になっている
点が従来のダブルゲ−ト型半導体装置のオンオフ制御方
法と異なっている。このため、ダブルゲ−ト型半導体装
置１５を制御対象とする制御装置は、１つの入力ゲ−ト
信号（入力信号）から動作モ−ドが互いに逆の２種類の
制御信号を相互のタイミングを保持して作り出し、第１
のゲ−ト電極および第２のゲ−ト電極に供給できること
が求められる。ことに、２種類の制御信号を適切に制御
しないと、サイリスタ状態からトランジスタ状態に確実
に移行せず、オフ動作も不確実になるため、このダブル
ゲ−ト型半導体装置を例えばインバ−タにスイッチング
素子として使用した場合には、ア−ム短絡の発生原因と
なり、大きな事故にもつながる危険性がある。
ダブルゲ−ト型半導体装置１５のオフ制御は、トランジ
スタ状態を待機状態として行われる点は図示しない従来
のダブルゲ−ト型半導体装置と同様であるが、第１のゲ
−ト電極１０はゲ−ト信号の立ち上がりをオン信号，立
ち下がりをオフ信号としてオン・オフ制御を行うのに対
して、第２のゲ−ト電極１１はゲ−ト信号の立ち下がり
をトランジスタ状態からサイリスタ状態へのオン（移
行）信号，立ち上がりをサイリスタ状態からトランジス
タ状態へのオフ（移行）信号としてサイリスタ動作とト
ランジスタ動作の移行制御を行う必要があり、２つのゲ
−ト電極電位の電圧印加モ−ドが互いに逆になっている
点が従来のダブルゲ−ト型半導体装置のオンオフ制御方
法と異なっている。このため、ダブルゲ−ト型半導体装
置１５を制御対象とする制御装置は、１つの入力ゲ−ト
信号（入力信号）から動作モ−ドが互いに逆の２種類の
制御信号を相互のタイミングを保持して作り出し、第１
のゲ−ト電極および第２のゲ−ト電極に供給できること
が求められる。ことに、２種類の制御信号を適切に制御
しないと、サイリスタ状態からトランジスタ状態に確実
に移行せず、オフ動作も不確実になるため、このダブル
ゲ−ト型半導体装置を例えばインバ−タにスイッチング
素子として使用した場合には、ア−ム短絡の発生原因と
なり、大きな事故にもつながる危険性がある。
【０００６】また、ダブルゲ−ト型半導体装置において
は、トランジスタ状態を経由しないと通過電流のオフ制
御ができず、オンした直後にトラブルが発生したような
場合にも先ずトランジスタ状態に移行させる必要があ
り、即時遮断が困難なため、動作中のトラブルを早期に
検知して保護動作を行う機能が求められる。ことに、ダ
ブルゲ−ト型半導体装置１５は第１のゲ−ト電極を低電
位（ゲ−トオンスレッシュレベルより低いＬレベルの電
圧），第２のゲ−ト電極を高電位（ゲ−トオンスレッシ
ュレベルより高いＨレベルの電圧）としたときオフ状
態、第１のゲ−ト電極を高電位，第２のゲ−ト電極を低
電位としたときサイリスタ状態、第１のゲ−ト電極およ
び第２のゲ−ト電極をともに高電位としたときトランジ
スタ動作となり、第１のゲ−ト電極および第２のゲ−ト
電極がともに低電位となることが許されず、第１のゲ−
ト電極および第２のゲ−ト電極がともに低電位の状態で
コレクタ−エミッタ間に動作電圧を印加した場合には破
壊してしまうという性質があり、このような異常状態を
早期に発見して保護動作を行うことが求められる。
は、トランジスタ状態を経由しないと通過電流のオフ制
御ができず、オンした直後にトラブルが発生したような
場合にも先ずトランジスタ状態に移行させる必要があ
り、即時遮断が困難なため、動作中のトラブルを早期に
検知して保護動作を行う機能が求められる。ことに、ダ
ブルゲ−ト型半導体装置１５は第１のゲ−ト電極を低電
位（ゲ−トオンスレッシュレベルより低いＬレベルの電
圧），第２のゲ−ト電極を高電位（ゲ−トオンスレッシ
ュレベルより高いＨレベルの電圧）としたときオフ状
態、第１のゲ−ト電極を高電位，第２のゲ−ト電極を低
電位としたときサイリスタ状態、第１のゲ−ト電極およ
び第２のゲ−ト電極をともに高電位としたときトランジ
スタ動作となり、第１のゲ−ト電極および第２のゲ−ト
電極がともに低電位となることが許されず、第１のゲ−
ト電極および第２のゲ−ト電極がともに低電位の状態で
コレクタ−エミッタ間に動作電圧を印加した場合には破
壊してしまうという性質があり、このような異常状態を
早期に発見して保護動作を行うことが求められる。
【０００７】この発明の目的は、電圧印加モ−ドが互い
に逆の一対のゲ−ト電極を１つの入力信号により確実に
制御でき、かつ異常状態の保護機能を有する制御装置を
得ることにある。
に逆の一対のゲ−ト電極を１つの入力信号により確実に
制御でき、かつ異常状態の保護機能を有する制御装置を
得ることにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、この発明によれば、サイリスタ状態とトランジスタ
状態の移行を制御可能な第２のゲ−ト電極と、トランジ
スタ状態からオン，オフの移行を制御可能な第１のゲ−
ト電極とを持ち、両ゲ−ト電極の電圧印加モ−ドが互い
に逆なダブルゲ−ト型半導体装置を制御対象として、前
記第１のゲ−ト電極および第２のゲ−ト電極を１つの入
力信号に基づいて制御するものであって、前記入力信号
のオフ信号を遅延して第１のゲ−ト電極に供給する第１
のゲ−ト電極制御手段と、前記入力信号を反転して第２
のゲ−ト電極に印加する第２のゲ−ト電極制御手段とを
備えてなるものとする。
に、この発明によれば、サイリスタ状態とトランジスタ
状態の移行を制御可能な第２のゲ−ト電極と、トランジ
スタ状態からオン，オフの移行を制御可能な第１のゲ−
ト電極とを持ち、両ゲ−ト電極の電圧印加モ−ドが互い
に逆なダブルゲ−ト型半導体装置を制御対象として、前
記第１のゲ−ト電極および第２のゲ−ト電極を１つの入
力信号に基づいて制御するものであって、前記入力信号
のオフ信号を遅延して第１のゲ−ト電極に供給する第１
のゲ−ト電極制御手段と、前記入力信号を反転して第２
のゲ−ト電極に印加する第２のゲ−ト電極制御手段とを
備えてなるものとする。
【０００９】第１のゲ−ト電極制御手段は予め定まる一
定の時間入力信号のオフ信号を遅延して第１のゲ−ト電
極に印加するタイマ−遅延手段を備え、第２のゲ−ト電
極制御手段は入力信号の反転用インバ−タ，およびこれ
に直列接続された偶数個の波形整形用インバ−タを備え
てなるものとする。第１のゲ−ト電極制御手段はコレク
タ電極に印加される動作電圧を判定する動作判定回路部
と、この動作判定回路部の判定結果に基づきオフ信号を
第１のゲ−ト電極に印加するオフ信号印加回路部とを有
する動作判定遅延手段からなり、第２のゲ−ト電極制御
手段は入力信号の反転用インバ−タ，およびこれに直列
接続された偶数個の波形整形用インバ−タからなるもの
とする。
定の時間入力信号のオフ信号を遅延して第１のゲ−ト電
極に印加するタイマ−遅延手段を備え、第２のゲ−ト電
極制御手段は入力信号の反転用インバ−タ，およびこれ
に直列接続された偶数個の波形整形用インバ−タを備え
てなるものとする。第１のゲ−ト電極制御手段はコレク
タ電極に印加される動作電圧を判定する動作判定回路部
と、この動作判定回路部の判定結果に基づきオフ信号を
第１のゲ−ト電極に印加するオフ信号印加回路部とを有
する動作判定遅延手段からなり、第２のゲ−ト電極制御
手段は入力信号の反転用インバ−タ，およびこれに直列
接続された偶数個の波形整形用インバ−タからなるもの
とする。
【００１０】サイリスタ状態とトランジスタ状態の移行
を制御可能な第２のゲ−ト電極と、トランジスタ状態か
らオン，オフの移行を制御可能な第１のゲ−ト電極とを
持ち、両ゲ−ト電極の電圧印加モ−ドが互いに逆なダブ
ルゲ−ト型半導体装置を制御対象として、前記第１のゲ
−ト電極および第２のゲ−ト電極を１つの入力信号に基
づいて制御するものであって、予め定まる一定の時間入
力信号のオフ信号を遅延して第１のゲ−ト電極に印加す
るタイマ−遅延手段を有する第１のゲ−ト電極制御手段
と、入力信号の反転用インバ−タ，およびこれに直列接
続された偶数個の波形整形用インバ−タとからなる第２
のゲ−ト電極制御手段と、通過電流値の異常を判定可能
な通過電流判定回路部，および通過電流判定回路部の異
常判定結果に基づき第１のゲ−ト電極制御手段にオフ信
号を印加するオフ信号印加回路部からなる異常検出保護
手段とを備えてなるものとする。
を制御可能な第２のゲ−ト電極と、トランジスタ状態か
らオン，オフの移行を制御可能な第１のゲ−ト電極とを
持ち、両ゲ−ト電極の電圧印加モ−ドが互いに逆なダブ
ルゲ−ト型半導体装置を制御対象として、前記第１のゲ
−ト電極および第２のゲ−ト電極を１つの入力信号に基
づいて制御するものであって、予め定まる一定の時間入
力信号のオフ信号を遅延して第１のゲ−ト電極に印加す
るタイマ−遅延手段を有する第１のゲ−ト電極制御手段
と、入力信号の反転用インバ−タ，およびこれに直列接
続された偶数個の波形整形用インバ−タとからなる第２
のゲ−ト電極制御手段と、通過電流値の異常を判定可能
な通過電流判定回路部，および通過電流判定回路部の異
常判定結果に基づき第１のゲ−ト電極制御手段にオフ信
号を印加するオフ信号印加回路部からなる異常検出保護
手段とを備えてなるものとする。
【００１１】サイリスタ状態とトランジスタ状態の移行
を制御可能な第２のゲ−ト電極と、トランジスタ状態か
らオン，オフの移行を制御可能な第１のゲ−ト電極とを
持ち、両ゲ−ト電極の電圧印加モ−ドが互いに逆なダブ
ルゲ−ト型半導体装置を制御対象として、前記第１のゲ
−ト電極および第２のゲ−ト電極を１つの入力信号に基
づいて制御するものであって、前記入力信号のオフ信号
を遅延して第１のゲ−ト電極に供給する第１のゲ−ト電
極制御手段と、前記入力信号を遅延するとともに通過電
流値の異常判定結果に基づきその電位を反転して第２の
ゲ−ト電極に印加する第２のゲ−ト電極制御手段とを備
えてなるものとする。
を制御可能な第２のゲ−ト電極と、トランジスタ状態か
らオン，オフの移行を制御可能な第１のゲ−ト電極とを
持ち、両ゲ−ト電極の電圧印加モ−ドが互いに逆なダブ
ルゲ−ト型半導体装置を制御対象として、前記第１のゲ
−ト電極および第２のゲ−ト電極を１つの入力信号に基
づいて制御するものであって、前記入力信号のオフ信号
を遅延して第１のゲ−ト電極に供給する第１のゲ−ト電
極制御手段と、前記入力信号を遅延するとともに通過電
流値の異常判定結果に基づきその電位を反転して第２の
ゲ−ト電極に印加する第２のゲ−ト電極制御手段とを備
えてなるものとする。
【００１２】第２のゲ−ト電極制御手段は、通過電流値
の異常を判定可能な電流判定回路部と、この電流判定回
路部の判定結果に基づいて遅延したオン信号を出力する
とともに遅延したオン信号を反転して第２のゲ−ト電極
に印加する反転オン信号印加回路部と、前記電流判定回
路部の異常判定結果に基づき第１のゲ−ト電極にオフ信
号を印加するオフ信号印加回路部とからなるものとす
る。
の異常を判定可能な電流判定回路部と、この電流判定回
路部の判定結果に基づいて遅延したオン信号を出力する
とともに遅延したオン信号を反転して第２のゲ−ト電極
に印加する反転オン信号印加回路部と、前記電流判定回
路部の異常判定結果に基づき第１のゲ−ト電極にオフ信
号を印加するオフ信号印加回路部とからなるものとす
る。
【００１３】ダブルゲ−ト型半導体装置がセンス端子を
有するセンス付きダブルゲ−ト型半導体装置であり、通
過電流値の異常を判定可能な電流判定回路部が前記セン
ス端子に接続されてなるものとする。第２のゲ−ト電極
制御手段の電流判定回路部がダブルゲ−ト型半導体装置
のコレクタ電極に印加される動作電圧の異常を判定可能
な電圧判定回路部であるものとする。
有するセンス付きダブルゲ−ト型半導体装置であり、通
過電流値の異常を判定可能な電流判定回路部が前記セン
ス端子に接続されてなるものとする。第２のゲ−ト電極
制御手段の電流判定回路部がダブルゲ−ト型半導体装置
のコレクタ電極に印加される動作電圧の異常を判定可能
な電圧判定回路部であるものとする。
【００１４】第２のゲ−ト電極制御手段が、通過電流値
の異常を判定可能な通過電流判定回路部、この通過電流
判定回路部の異常判定結果に基づいて遅延したオン信号
を反転用インバ−タを介して第２のゲ−ト電極に印加す
るオン信号印加回路部、および通過電流判定回路部の異
常判定結果に基づいて第１のゲ−ト電極制御手段にオフ
信号を印加するオフ信号印加回路部からなる異常検出手
段を備えてなるものとする。
の異常を判定可能な通過電流判定回路部、この通過電流
判定回路部の異常判定結果に基づいて遅延したオン信号
を反転用インバ−タを介して第２のゲ−ト電極に印加す
るオン信号印加回路部、および通過電流判定回路部の異
常判定結果に基づいて第１のゲ−ト電極制御手段にオフ
信号を印加するオフ信号印加回路部からなる異常検出手
段を備えてなるものとする。
【００１５】サイリスタ状態とトランジスタ状態の移行
を制御可能な第２のゲ−ト電極と、トランジスタ状態か
らオン，オフの移行を制御可能な第１のゲ−ト電極とを
持ち、両ゲ−ト電極の電圧印加モ−ドが互いに逆なダブ
ルゲ−ト型半導体装置を制御対象として、前記第１のゲ
−ト電極および第２のゲ−ト電極を１つの入力信号に基
づいて制御するものであって、予め定まる一定の時間入
力信号のオフ信号を遅延して第１のゲ−ト電極に印加す
るタイマ−遅延手段を有する第１のゲ−ト電極制御手段
と、予め定まる一定の時間入力信号のオン信号を遅延す
るタイマ−遅延手段および遅延したオン信号をオフ信号
に変換して第２のゲ−ト電極に供給する反転用インバ−
タを有する第２のゲ−ト電極制御手段と、ダブルゲ−ト
型半導体装置のコレクタ電極に印加される動作電圧の立
ち上がりを検知して一定時間動作するタイマ−回路部、
このタイマ−回路部の動作期間中第１のゲ−ト電極電位
および第２のゲ−ト電極電位を監視して両電極電位がと
もに低電位であるとき低電位の報知信号を発する異常報
知回路部、およびこの報知信号に基づき第１のゲ−ト電
極制御手段および第２のゲ−ト電極制御手段にオフ信号
を印加するオフ信号印加回路部とからなる異常検出保護
手段とを備えてなるものとする。
を制御可能な第２のゲ−ト電極と、トランジスタ状態か
らオン，オフの移行を制御可能な第１のゲ−ト電極とを
持ち、両ゲ−ト電極の電圧印加モ−ドが互いに逆なダブ
ルゲ−ト型半導体装置を制御対象として、前記第１のゲ
−ト電極および第２のゲ−ト電極を１つの入力信号に基
づいて制御するものであって、予め定まる一定の時間入
力信号のオフ信号を遅延して第１のゲ−ト電極に印加す
るタイマ−遅延手段を有する第１のゲ−ト電極制御手段
と、予め定まる一定の時間入力信号のオン信号を遅延す
るタイマ−遅延手段および遅延したオン信号をオフ信号
に変換して第２のゲ−ト電極に供給する反転用インバ−
タを有する第２のゲ−ト電極制御手段と、ダブルゲ−ト
型半導体装置のコレクタ電極に印加される動作電圧の立
ち上がりを検知して一定時間動作するタイマ−回路部、
このタイマ−回路部の動作期間中第１のゲ−ト電極電位
および第２のゲ−ト電極電位を監視して両電極電位がと
もに低電位であるとき低電位の報知信号を発する異常報
知回路部、およびこの報知信号に基づき第１のゲ−ト電
極制御手段および第２のゲ−ト電極制御手段にオフ信号
を印加するオフ信号印加回路部とからなる異常検出保護
手段とを備えてなるものとする。
【００１６】
【作用】入力信号のオフ信号を遅延して第１のゲ−ト電
極に供給する第１のゲ−ト電極制御手段と、前記入力信
号を反転して第２のゲ−ト電極に印加する第２のゲ−ト
電極制御手段とで制御装置を構成したことにより、入力
信号の無い時点では第１のゲ−ト電極制御手段によって
第１のゲ−ト電極は低電位，第２のゲ−ト電極制御手段
によって第２のゲ−ト電極は高電位のオフ状態とする機
能が得られ、また、入力信号の立ち上がり時点では第１
のゲ−ト電極が高電位に，第２のゲ−ト電極が低電位に
変化してサイリスタ状態に移行させる機能が得られ、入
力信号の立ち下がり時点では第１のゲ−ト電極制御手段
の遅延作用によって第１のゲ−ト電極電位が引き続き高
電位に保持されるとともに第２のゲ−ト電極電位が高電
位に変化してトランジスタ状態に移行する機能が得ら
れ、第１のゲ−ト電極制御手段の遅延作用の終期で第１
のゲ−ト電極電位が低電位に変化することによって通過
電流を遮断する機能が得られることになり、一対のゲ−
ト電極の電圧印加モ−ドが逆なダブルゲ−ト型半導体装
置を１つの入力信号によって制御することが可能になる
ので、このダブルゲ−ト型半導体装置を用いる例えばス
イッチング電源装置などの外部機器は、従来のシングル
ゲ−ト型半導体装置を用いた場合と同様に１つの制御信
号を用意すれば足りることになる。
極に供給する第１のゲ−ト電極制御手段と、前記入力信
号を反転して第２のゲ−ト電極に印加する第２のゲ−ト
電極制御手段とで制御装置を構成したことにより、入力
信号の無い時点では第１のゲ−ト電極制御手段によって
第１のゲ−ト電極は低電位，第２のゲ−ト電極制御手段
によって第２のゲ−ト電極は高電位のオフ状態とする機
能が得られ、また、入力信号の立ち上がり時点では第１
のゲ−ト電極が高電位に，第２のゲ−ト電極が低電位に
変化してサイリスタ状態に移行させる機能が得られ、入
力信号の立ち下がり時点では第１のゲ−ト電極制御手段
の遅延作用によって第１のゲ−ト電極電位が引き続き高
電位に保持されるとともに第２のゲ−ト電極電位が高電
位に変化してトランジスタ状態に移行する機能が得ら
れ、第１のゲ−ト電極制御手段の遅延作用の終期で第１
のゲ−ト電極電位が低電位に変化することによって通過
電流を遮断する機能が得られることになり、一対のゲ−
ト電極の電圧印加モ−ドが逆なダブルゲ−ト型半導体装
置を１つの入力信号によって制御することが可能になる
ので、このダブルゲ−ト型半導体装置を用いる例えばス
イッチング電源装置などの外部機器は、従来のシングル
ゲ−ト型半導体装置を用いた場合と同様に１つの制御信
号を用意すれば足りることになる。
【００１７】また、第１のゲ−ト電極制御手段に入力信
号の立ち下がり（オフ信号）を所定時間遅延するタイマ
−遅延手段を用いた場合には、その遅延時間に相当する
期間トランジスタ状態を保持してオフ動作を確実にする
機能が得られ、第２のゲ−ト電極制御手段を入力信号の
反転用インバ−タと、これに直列接続された偶数個の波
形整形用インバ−タで構成することにより、入力信号を
反転かつ整形してサイリスタ状態，トランジスタ状態の
移行を確実にするとともに、動作モ−ドが互いに逆な一
対のゲ−ト電極に対応したゲ−ト電圧を１つの入力信号
から作りだす機能が得られる。さらに、第１のゲ−ト電
極制御手段を動作判定遅延手段で構成すれば、コレクタ
電極に印加される動作電圧の変化によりサイリスタ状態
からトランジスタ状態への移行を確認して、オフ信号を
第１のゲ−ト電極に印加できるので、ダブルゲ−ト型半
導体装置をトランジスタ状態からオフ状態に確実に制御
することができる。
号の立ち下がり（オフ信号）を所定時間遅延するタイマ
−遅延手段を用いた場合には、その遅延時間に相当する
期間トランジスタ状態を保持してオフ動作を確実にする
機能が得られ、第２のゲ−ト電極制御手段を入力信号の
反転用インバ−タと、これに直列接続された偶数個の波
形整形用インバ−タで構成することにより、入力信号を
反転かつ整形してサイリスタ状態，トランジスタ状態の
移行を確実にするとともに、動作モ−ドが互いに逆な一
対のゲ−ト電極に対応したゲ−ト電圧を１つの入力信号
から作りだす機能が得られる。さらに、第１のゲ−ト電
極制御手段を動作判定遅延手段で構成すれば、コレクタ
電極に印加される動作電圧の変化によりサイリスタ状態
からトランジスタ状態への移行を確認して、オフ信号を
第１のゲ−ト電極に印加できるので、ダブルゲ−ト型半
導体装置をトランジスタ状態からオフ状態に確実に制御
することができる。
【００１８】さらに、上述の制御装置に通過電流判定回
路部およびオフ信号印加回路部からなる異常検出保護手
段を設けるよう構成すれば、ダブルゲ−ト型半導体装置
の動作中に過電流が流れると、これを通過電流判定回路
部が検出し、オフ信号印加回路部を介して第１のゲ−ト
電極および第２のゲ−ト電極にオフ信号が印加され、ダ
ブルゲ−ト型半導体装置をオフ状態に導くので、異常状
態を回避して半導体装置の損傷を阻止する機能が得られ
る。
路部およびオフ信号印加回路部からなる異常検出保護手
段を設けるよう構成すれば、ダブルゲ−ト型半導体装置
の動作中に過電流が流れると、これを通過電流判定回路
部が検出し、オフ信号印加回路部を介して第１のゲ−ト
電極および第２のゲ−ト電極にオフ信号が印加され、ダ
ブルゲ−ト型半導体装置をオフ状態に導くので、異常状
態を回避して半導体装置の損傷を阻止する機能が得られ
る。
【００１９】一方、入力信号のオフ信号を遅延して第１
のゲ−ト電極に供給する第１のゲ−ト電極制御手段と、
前記入力信号を遅延するとともにその電位を反転して第
２のゲ−ト電極に印加する第２のゲ−ト電極制御手段と
で制御装置を構成すれば、第２のゲ−ト電極電位の立ち
下がりが遅延し、この遅延期間中に第１のゲ−ト電極電
位が立ち上がってダブルゲ−ト型半導体装置はオフ状態
からトランジスタ状態に移行し、さらに遅延時間が過ぎ
た時点で第２のゲ−ト電極電位が立ち下がってダブルゲ
−ト型半導体装置をサイリスタ状態に移行させることが
可能になるなど、トランジスタ状態を起点にしてダブル
ゲ−ト型半導体装置のオン・オフ制御を確実かつ自在に
選択して行う機能が得られる。
のゲ−ト電極に供給する第１のゲ−ト電極制御手段と、
前記入力信号を遅延するとともにその電位を反転して第
２のゲ−ト電極に印加する第２のゲ−ト電極制御手段と
で制御装置を構成すれば、第２のゲ−ト電極電位の立ち
下がりが遅延し、この遅延期間中に第１のゲ−ト電極電
位が立ち上がってダブルゲ−ト型半導体装置はオフ状態
からトランジスタ状態に移行し、さらに遅延時間が過ぎ
た時点で第２のゲ−ト電極電位が立ち下がってダブルゲ
−ト型半導体装置をサイリスタ状態に移行させることが
可能になるなど、トランジスタ状態を起点にしてダブル
ゲ−ト型半導体装置のオン・オフ制御を確実かつ自在に
選択して行う機能が得られる。
【００２０】また、第２のゲ−ト電極制御手段に通過電
流値の異常を判定可能な電流判定回路部、および異常判
定結果に基づき第１のゲ−ト電極にオフ信号を印加する
オフ信号印加回路部を設けるよう構成すれば、電流判定
回路部でトランジスタ状態における過電流を検出し、オ
フ信号印加回路部から第１のゲ−ト電極にオフ信号を印
加してダブルゲ−ト型半導体装置を直ちにオフ状態にで
きるので、過電流による半導体装置の損傷を未然に防止
する機能が得られる。
流値の異常を判定可能な電流判定回路部、および異常判
定結果に基づき第１のゲ−ト電極にオフ信号を印加する
オフ信号印加回路部を設けるよう構成すれば、電流判定
回路部でトランジスタ状態における過電流を検出し、オ
フ信号印加回路部から第１のゲ−ト電極にオフ信号を印
加してダブルゲ−ト型半導体装置を直ちにオフ状態にで
きるので、過電流による半導体装置の損傷を未然に防止
する機能が得られる。
【００２１】さらに、 ダブルゲ−ト型半導体装置がセ
ンス端子を有するセンス付きダブルゲ−ト型半導体装置
である場合、通過電流値の異常を判定可能な電流判定回
路部をセンス端子に接続することにより、電流判定回路
部の検出抵抗に流れる電流を低減し，検出を容易化する
機能が得られる。さらにまた、電流判定回路部をダブル
ゲ−ト型半導体装置のコレクタ電極に印加される動作電
圧の異常を判定可能な電圧判定回路部に置き換えても同
様な機能が得られる。また、第２のゲ−ト電極制御手段
に、通過電流値の異常を判定可能な通過電流判定回路
部、この通過電流判定回路部の異常判定結果に基づいて
遅延したオン信号を反転用インバ−タを介して第２のゲ
−ト電極に印加するオン信号印加回路部、および通過電
流判定回路部の異常判定結果に基づき第１のゲ−ト電極
制御手段にオフ信号を印加するオフ信号印加回路部から
なる異常検出手段を付加するよう構成すれば、トランジ
スタ状態，サイリスタ状態のいずれで異常が発生して
も、直ちにオン信号印加回路部から第２のゲ−ト電極に
オン信号が印加されてダブルゲ−ト型半導体装置がトラ
ンジスタ状態となり、安全にオフ動作を行う保護機能が
得られる。
ンス端子を有するセンス付きダブルゲ−ト型半導体装置
である場合、通過電流値の異常を判定可能な電流判定回
路部をセンス端子に接続することにより、電流判定回路
部の検出抵抗に流れる電流を低減し，検出を容易化する
機能が得られる。さらにまた、電流判定回路部をダブル
ゲ−ト型半導体装置のコレクタ電極に印加される動作電
圧の異常を判定可能な電圧判定回路部に置き換えても同
様な機能が得られる。また、第２のゲ−ト電極制御手段
に、通過電流値の異常を判定可能な通過電流判定回路
部、この通過電流判定回路部の異常判定結果に基づいて
遅延したオン信号を反転用インバ−タを介して第２のゲ
−ト電極に印加するオン信号印加回路部、および通過電
流判定回路部の異常判定結果に基づき第１のゲ−ト電極
制御手段にオフ信号を印加するオフ信号印加回路部から
なる異常検出手段を付加するよう構成すれば、トランジ
スタ状態，サイリスタ状態のいずれで異常が発生して
も、直ちにオン信号印加回路部から第２のゲ−ト電極に
オン信号が印加されてダブルゲ−ト型半導体装置がトラ
ンジスタ状態となり、安全にオフ動作を行う保護機能が
得られる。
【００２２】次に、タイマ−遅延手段を有する第１のゲ
−ト電極制御手段と、タイマ−遅延手段および反転用イ
ンバ−タを有する第２のゲ−ト電極制御手段とを有する
制御装置に、動作電圧の立ち上がりを検知して一定時間
動作するタイマ−回路部、このタイマ−回路部の動作期
間中第１のゲ−ト電極電位および第２のゲ−ト電極電位
を監視して両電極電位がともに低電位であるとき低電位
の報知信号を発する異常報知回路部、およびこの報知信
号に基づき第１のゲ−ト電極制御手段および第２のゲ−
ト電極制御手段にオフ信号を印加するオフ信号印加回路
部からなる異常検出保護手段を付加するよう構成すれ
ば、タイマ−回路部が一定時間動作してコレクタへの動
作電圧の印加を一時停止する期間中に、異常報知回路部
が第１のゲ−ト電極電位および第２のゲ−ト電極電位を
監視し、両電極電位がともに低電位であるとき低電位の
報知信号を発し、この低電位の報知信号によってオフ信
号印加回路部が動作して第１のゲ−ト電極制御手段およ
び第２のゲ−ト電極制御手段にオフ信号を印加し、ダブ
ルゲ−ト型半導体装置をオフ状態に保持する。従って、
報知信号を受けた外部機器がコレクタ電極への動作電圧
の供給を停止するよう構成しておけば、第１，第２のゲ
−ト電極が共に低電位となった状態でコレクタ−エミッ
タ間に動作電圧が印加されることを回避でき、ダブルゲ
−ト型半導体装置に生ずるラッチアップ，およびこれに
起因する破壊事故を回避する機能が得られる。
−ト電極制御手段と、タイマ−遅延手段および反転用イ
ンバ−タを有する第２のゲ−ト電極制御手段とを有する
制御装置に、動作電圧の立ち上がりを検知して一定時間
動作するタイマ−回路部、このタイマ−回路部の動作期
間中第１のゲ−ト電極電位および第２のゲ−ト電極電位
を監視して両電極電位がともに低電位であるとき低電位
の報知信号を発する異常報知回路部、およびこの報知信
号に基づき第１のゲ−ト電極制御手段および第２のゲ−
ト電極制御手段にオフ信号を印加するオフ信号印加回路
部からなる異常検出保護手段を付加するよう構成すれ
ば、タイマ−回路部が一定時間動作してコレクタへの動
作電圧の印加を一時停止する期間中に、異常報知回路部
が第１のゲ−ト電極電位および第２のゲ−ト電極電位を
監視し、両電極電位がともに低電位であるとき低電位の
報知信号を発し、この低電位の報知信号によってオフ信
号印加回路部が動作して第１のゲ−ト電極制御手段およ
び第２のゲ−ト電極制御手段にオフ信号を印加し、ダブ
ルゲ−ト型半導体装置をオフ状態に保持する。従って、
報知信号を受けた外部機器がコレクタ電極への動作電圧
の供給を停止するよう構成しておけば、第１，第２のゲ
−ト電極が共に低電位となった状態でコレクタ−エミッ
タ間に動作電圧が印加されることを回避でき、ダブルゲ
−ト型半導体装置に生ずるラッチアップ，およびこれに
起因する破壊事故を回避する機能が得られる。
【００２３】
【実施例】以下、この発明を実施例に基づいて説明す
る。図１はこの発明の第１の実施例になるダブルゲ−ト
型半導体装置の制御装置を簡略化して示す接続図であ
り、以下従来技術と同じ構成部分には同一参照符号を付
すことにより、重複した説明を省略する。ダブルゲ−ト
型半導体装置１５を制御対象とする制御装置２０は、第
１のゲ−トＧ1 を制御する第１のゲ−ト電極制御手段２
１と、第２のゲ−トＧ2を制御する第２のゲ−ト電極制
御手段２２とで構成される。第１のゲ−ト電極制御手段
２１は入力信号Ｉの入力端子Ｐ1 側に配された一対の波
形整形用インバ−タ２６，２７と、ゲ−トＧ1 側に配さ
れたＮＯＲゲ−ト２８，インバ−タ２９の直列体との直
列回路からなるオン経路２４と、インバ−タ２６とＮＯ
Ｒゲ−ト２８との間に接続されたインバ−タ３０および
ディレイ回路３１（抵抗３２，コンデンサ３３）とから
なるオフディレイ経路２５とで構成される。また、第２
のゲ−ト電極制御手段２２は、入力端子Ｐ1 と第２のゲ
−トＧ2 との間に接続された極性反転用インバ−タ２
２．１と、その両側に直列接続された２対の波形整形用
インバ−タ２３．１，２３．２、および２３．３，２
３．４で構成される。
る。図１はこの発明の第１の実施例になるダブルゲ−ト
型半導体装置の制御装置を簡略化して示す接続図であ
り、以下従来技術と同じ構成部分には同一参照符号を付
すことにより、重複した説明を省略する。ダブルゲ−ト
型半導体装置１５を制御対象とする制御装置２０は、第
１のゲ−トＧ1 を制御する第１のゲ−ト電極制御手段２
１と、第２のゲ−トＧ2を制御する第２のゲ−ト電極制
御手段２２とで構成される。第１のゲ−ト電極制御手段
２１は入力信号Ｉの入力端子Ｐ1 側に配された一対の波
形整形用インバ−タ２６，２７と、ゲ−トＧ1 側に配さ
れたＮＯＲゲ−ト２８，インバ−タ２９の直列体との直
列回路からなるオン経路２４と、インバ−タ２６とＮＯ
Ｒゲ−ト２８との間に接続されたインバ−タ３０および
ディレイ回路３１（抵抗３２，コンデンサ３３）とから
なるオフディレイ経路２５とで構成される。また、第２
のゲ−ト電極制御手段２２は、入力端子Ｐ1 と第２のゲ
−トＧ2 との間に接続された極性反転用インバ−タ２
２．１と、その両側に直列接続された２対の波形整形用
インバ−タ２３．１，２３．２、および２３．３，２
３．４で構成される。
【００２４】図２は図１に示す実施例制御装置の動作を
示すタイムチャ−トであり、入力信号Ｉが入力されない
ダブルゲ−ト型半導体装置１５の停止状態では、第１の
ゲ−ト電極は低電位（Ｌレベル）に，第２のゲ−ト電極
は高電位（Ｈレベル）に保持される。入力信号Ｉが立ち
上がる（オン信号）ｔ1 時点では、オン経路２４で波形
整形されたＨレベルのオン信号が第１のゲ−ト電極に印
加されてダブルゲ−ト型半導体装置１５は瞬時トランジ
スタ状態となり、次いで第２のゲ−ト電極制御手段２２
で反転してＬレベルに変化したオン信号が第２のゲ−ト
電極に印加され、ダブルゲ−ト型半導体装置１５はサイ
リスタ状態に移行し、コレクタ−エミッタ間電圧ＶCEが
１Ｖ以下のＶCE1 に低下し，通過電流ＩC を低損失で通
流する。入力信号Ｉが立ち下がる（オフ信号）ｔ2 時点
では、オフディレイ経路で遅延したＨレベルの信号によ
って第１のゲ−ト電極は引き続きＨレベルに保持され、
第２のゲ−ト電極の電位は入力信号Ｉの立ち下がりをオ
フ信号としてＨレベルに変化するので、ダブルゲ−ト型
半導体装置１５はトランジスタ状態に移行し、この際オ
ン抵抗の増加によってＶCEはＶCE2 に上昇してオフ動作
の待機状態となる。次いで、ディレイ回路３１のディレ
イ時間が経過するｔ3 時点では、第１のゲ−ト電極にＬ
レベルのオフ信号が印加されて通過電流ＩC は遮断さ
れ、ダブルゲ−ト型半導体装置１５はオフ状態に移行す
る。
示すタイムチャ−トであり、入力信号Ｉが入力されない
ダブルゲ−ト型半導体装置１５の停止状態では、第１の
ゲ−ト電極は低電位（Ｌレベル）に，第２のゲ−ト電極
は高電位（Ｈレベル）に保持される。入力信号Ｉが立ち
上がる（オン信号）ｔ1 時点では、オン経路２４で波形
整形されたＨレベルのオン信号が第１のゲ−ト電極に印
加されてダブルゲ−ト型半導体装置１５は瞬時トランジ
スタ状態となり、次いで第２のゲ−ト電極制御手段２２
で反転してＬレベルに変化したオン信号が第２のゲ−ト
電極に印加され、ダブルゲ−ト型半導体装置１５はサイ
リスタ状態に移行し、コレクタ−エミッタ間電圧ＶCEが
１Ｖ以下のＶCE1 に低下し，通過電流ＩC を低損失で通
流する。入力信号Ｉが立ち下がる（オフ信号）ｔ2 時点
では、オフディレイ経路で遅延したＨレベルの信号によ
って第１のゲ−ト電極は引き続きＨレベルに保持され、
第２のゲ−ト電極の電位は入力信号Ｉの立ち下がりをオ
フ信号としてＨレベルに変化するので、ダブルゲ−ト型
半導体装置１５はトランジスタ状態に移行し、この際オ
ン抵抗の増加によってＶCEはＶCE2 に上昇してオフ動作
の待機状態となる。次いで、ディレイ回路３１のディレ
イ時間が経過するｔ3 時点では、第１のゲ−ト電極にＬ
レベルのオフ信号が印加されて通過電流ＩC は遮断さ
れ、ダブルゲ−ト型半導体装置１５はオフ状態に移行す
る。
【００２５】上述の第１の実施例制御装置によれば、互
いに電圧印加モ−ドが逆な第１のゲ−ト電極および第２
のゲ−ト電極を、１つの入力信号Ｉにより制御できの
で、入力信号Ｉの発生源である外部機器の構成を簡素化
できる利点が得られる。また、第１のゲ−ト電極制御手
段に設けたディレイ回路によって第１のゲ−ト電極に印
加するオフ信号を遅延させ、遅延時間に相当する期間ダ
ブルゲ−ト型半導体装置をトランジスタ状態にできるの
で、このトランジスタ状態を利用してオフ動作を確実に
行うことが可能となり、誤操作に基づくダブルゲ−ト型
半導体装置の損傷を回避できる利点が得られる。
いに電圧印加モ−ドが逆な第１のゲ−ト電極および第２
のゲ−ト電極を、１つの入力信号Ｉにより制御できの
で、入力信号Ｉの発生源である外部機器の構成を簡素化
できる利点が得られる。また、第１のゲ−ト電極制御手
段に設けたディレイ回路によって第１のゲ−ト電極に印
加するオフ信号を遅延させ、遅延時間に相当する期間ダ
ブルゲ−ト型半導体装置をトランジスタ状態にできるの
で、このトランジスタ状態を利用してオフ動作を確実に
行うことが可能となり、誤操作に基づくダブルゲ−ト型
半導体装置の損傷を回避できる利点が得られる。
【００２６】図３はこの発明の第２の実施例になるダブ
ルゲ−ト型半導体装置の制御装置を簡略化して示す接続
図であり、第１のゲ−ト電極制御手段２１Ａのオフディ
レイ経路２５Ａが、コンパレ−タ４２およびその非反転
側に接続された基準電源４３とからなるトランジスタ状
態の判定回路４１を含むように構成された点が第１の実
施例と異なっている。従って、基準電源電圧をトランジ
スタ状態におけるコレクタ−エミッタ間電圧ＶCE2 より
低い値に設定しておくと、サイリスタ状態からトランジ
スタ状態に移行したことをコンパレ−タ４２がＶCE1 か
らＶCE2 への電圧上昇によって検知し、ＮＯＲゲ−ト２
８の一方の入力がＬレベルに変化する。このとき、オン
経路２４の波形整形用インバ−タ２６，２７からＮＯＲ
ゲ−トに印加される信号は入力信号Ｉの立ち下がり時点
で既にＬレベルに変わっているのでＮＯＲゲ−トの入力
が一致し、第１のゲ−ト電極Ｇ1 にオフ信号が印加され
てダブルゲ−ト型半導体装置１５をトランジスタ状態を
経由してオフ状態に移行させることができる。
ルゲ−ト型半導体装置の制御装置を簡略化して示す接続
図であり、第１のゲ−ト電極制御手段２１Ａのオフディ
レイ経路２５Ａが、コンパレ−タ４２およびその非反転
側に接続された基準電源４３とからなるトランジスタ状
態の判定回路４１を含むように構成された点が第１の実
施例と異なっている。従って、基準電源電圧をトランジ
スタ状態におけるコレクタ−エミッタ間電圧ＶCE2 より
低い値に設定しておくと、サイリスタ状態からトランジ
スタ状態に移行したことをコンパレ−タ４２がＶCE1 か
らＶCE2 への電圧上昇によって検知し、ＮＯＲゲ−ト２
８の一方の入力がＬレベルに変化する。このとき、オン
経路２４の波形整形用インバ−タ２６，２７からＮＯＲ
ゲ−トに印加される信号は入力信号Ｉの立ち下がり時点
で既にＬレベルに変わっているのでＮＯＲゲ−トの入力
が一致し、第１のゲ−ト電極Ｇ1 にオフ信号が印加され
てダブルゲ−ト型半導体装置１５をトランジスタ状態を
経由してオフ状態に移行させることができる。
【００２７】このように、第２の実施例制御装置におい
ては、比較回路４１によってサイリスタ状態からトラン
ジスタ状態への移行を確認してからオフ信号を第１のゲ
−ト電極に供給してダブルゲ−ト型半導体装置をオフ動
作させるので、誤制御によるダブルゲ−ト型半導体装置
の損傷を確実に防止できる利点が得られる。図４はこの
発明の第３の実施例になるダブルゲ−ト型半導体装置の
制御装置を簡略化して示す接続図であり、タイマ−遅延
手段３１を有する第１のゲ−ト電極制御手段２１と、入
力信号の極性反転用インバ−タ２２．１を有する第２の
ゲ−ト電極制御手段とを備えた制御装置６０が、通過電
流ＩC の異常を判定可能な通過電流判定回路部６２、お
よび通過電流判定回路部の異常判定結果に基づき第１の
ゲ−ト電極制御手段２１にオフ信号を印加するオフ信号
印加回路部６３からなる異常検出保護手段６１を備えた
点が前述の各実施例と異なっている。通過電流判定回路
部６２はＩC 検出用の抵抗６４（抵抗値ＲＳ）と、その
電位降下を基準電源６５の電圧と比較するコンパレ−タ
６６とで構成される。また、オフ信号印加回路部６３は
入力端子Ｐ1 からコンパレ−タ６６の出力側に向かう方
向を順方向として接続されたダイオ−ドで構成される。
ては、比較回路４１によってサイリスタ状態からトラン
ジスタ状態への移行を確認してからオフ信号を第１のゲ
−ト電極に供給してダブルゲ−ト型半導体装置をオフ動
作させるので、誤制御によるダブルゲ−ト型半導体装置
の損傷を確実に防止できる利点が得られる。図４はこの
発明の第３の実施例になるダブルゲ−ト型半導体装置の
制御装置を簡略化して示す接続図であり、タイマ−遅延
手段３１を有する第１のゲ−ト電極制御手段２１と、入
力信号の極性反転用インバ−タ２２．１を有する第２の
ゲ−ト電極制御手段とを備えた制御装置６０が、通過電
流ＩC の異常を判定可能な通過電流判定回路部６２、お
よび通過電流判定回路部の異常判定結果に基づき第１の
ゲ−ト電極制御手段２１にオフ信号を印加するオフ信号
印加回路部６３からなる異常検出保護手段６１を備えた
点が前述の各実施例と異なっている。通過電流判定回路
部６２はＩC 検出用の抵抗６４（抵抗値ＲＳ）と、その
電位降下を基準電源６５の電圧と比較するコンパレ−タ
６６とで構成される。また、オフ信号印加回路部６３は
入力端子Ｐ1 からコンパレ−タ６６の出力側に向かう方
向を順方向として接続されたダイオ−ドで構成される。
【００２８】図５は実施例３における制御装置の保護動
作を示すタイムチャ−トであり、第１のゲ−ト電極制御
手段２１および第２のゲ−ト電極制御手段２２によって
ダブルゲ−ト型半導体装置１５がｔ21時点でサイリスタ
状態となって定常運転中、ｔ22時点で例えば負荷短絡，
ア−ム短絡などが原因で過大な通過電流ＩCTが発生する
と、通過電流判定回路部６２のコンパレ−タ６６の出力
が反転してＬレベルに変化する。この変化はオフ信号印
加回路部６３によって検知されて入力端子Ｐ1の電位が
Ｌレベルに変化する。その結果、第２のゲ−ト電極制御
手段２２を介して第２のゲ−ト電極電位がｔ23時点にＨ
レベルに変化してダブルゲ−ト型半導体装置１５はトラ
ンジスタ状態に移行し、これよりタイマ−遅延手段３１
の遅延時間に相当する時間遅れて第１のゲ−ト電極電位
がＬレベルに変化し、ｔ24時点でダブルゲ−ト型半導体
装置１５をオフ状態とすることができる。
作を示すタイムチャ−トであり、第１のゲ−ト電極制御
手段２１および第２のゲ−ト電極制御手段２２によって
ダブルゲ−ト型半導体装置１５がｔ21時点でサイリスタ
状態となって定常運転中、ｔ22時点で例えば負荷短絡，
ア−ム短絡などが原因で過大な通過電流ＩCTが発生する
と、通過電流判定回路部６２のコンパレ−タ６６の出力
が反転してＬレベルに変化する。この変化はオフ信号印
加回路部６３によって検知されて入力端子Ｐ1の電位が
Ｌレベルに変化する。その結果、第２のゲ−ト電極制御
手段２２を介して第２のゲ−ト電極電位がｔ23時点にＨ
レベルに変化してダブルゲ−ト型半導体装置１５はトラ
ンジスタ状態に移行し、これよりタイマ−遅延手段３１
の遅延時間に相当する時間遅れて第１のゲ−ト電極電位
がＬレベルに変化し、ｔ24時点でダブルゲ−ト型半導体
装置１５をオフ状態とすることができる。
【００２９】上述のように構成された第３の実施例で
は、制御装置に異常検出保護手段６１を付加したことに
より、過大な通過電流の遮断をトランジスタ状態を確実
に経過し、かつ入力信号の持続時間より短い時間内に行
うことができるので、過大な通流電流の通流期間を短縮
してダブルゲ−ト型半導体装置の損傷を軽減できる利点
が得られる。
は、制御装置に異常検出保護手段６１を付加したことに
より、過大な通過電流の遮断をトランジスタ状態を確実
に経過し、かつ入力信号の持続時間より短い時間内に行
うことができるので、過大な通流電流の通流期間を短縮
してダブルゲ−ト型半導体装置の損傷を軽減できる利点
が得られる。
【００３０】図６はこの発明の第４の実施例になるダブ
ルゲ−ト型半導体装置の制御装置を簡略化して示す接続
図であり、制御装置５０は第１の実施例におけると同様
に構成された第１のゲ−ト電極制御手段２１と、入力信
号を遅延するとともに通過電流値の異常判定結果に基づ
き入力信号を反転して第２のゲ−ト電極に印加する第２
のゲ−ト電極制御手段５１とで構成される。即ち、第２
のゲ−ト電極制御手段５１は一対の波形整形用インバ−
タ２３．１および２３．２と、抵抗４７およびコンデン
サ４８からなるディレイ回路４６と、ＡＮＤゲ−ト４９
および波形反転用インバ−タ２２．１とで構成される反
転オン信号印加回路部５２と、ダブルゲ−ト型半導体装
置１５の通過電流ＩC の異常を判定可能な通過電流判定
回路部６２，およびこの電流判定回路部６２の判定結果
に基づいて遅延したオフ信号を反転オン信号印加回路部
５２に向けて出力するオフ信号印加回路部６３とからな
る異常検出保護手段５３とで構成される。異常検出保護
手段５３は第３の実施例におけると同様に構成された通
過電流判定回路部６２と、第１のゲ−ト電極Ｇ1 側から
コンパレ−タ６５の出力側に向かう方向を順方向として
接続されたダイオ−ドからなるオフ信号印加回路部６３
とで構成され、コンパレ−タ６５の出力信号はＡＮＤゲ
−ト４９に入力され、ディレイ回路４６で遅延した入力
信号ＩとのＡＮＤ条件がチェックされる。
ルゲ−ト型半導体装置の制御装置を簡略化して示す接続
図であり、制御装置５０は第１の実施例におけると同様
に構成された第１のゲ−ト電極制御手段２１と、入力信
号を遅延するとともに通過電流値の異常判定結果に基づ
き入力信号を反転して第２のゲ−ト電極に印加する第２
のゲ−ト電極制御手段５１とで構成される。即ち、第２
のゲ−ト電極制御手段５１は一対の波形整形用インバ−
タ２３．１および２３．２と、抵抗４７およびコンデン
サ４８からなるディレイ回路４６と、ＡＮＤゲ−ト４９
および波形反転用インバ−タ２２．１とで構成される反
転オン信号印加回路部５２と、ダブルゲ−ト型半導体装
置１５の通過電流ＩC の異常を判定可能な通過電流判定
回路部６２，およびこの電流判定回路部６２の判定結果
に基づいて遅延したオフ信号を反転オン信号印加回路部
５２に向けて出力するオフ信号印加回路部６３とからな
る異常検出保護手段５３とで構成される。異常検出保護
手段５３は第３の実施例におけると同様に構成された通
過電流判定回路部６２と、第１のゲ−ト電極Ｇ1 側から
コンパレ−タ６５の出力側に向かう方向を順方向として
接続されたダイオ−ドからなるオフ信号印加回路部６３
とで構成され、コンパレ−タ６５の出力信号はＡＮＤゲ
−ト４９に入力され、ディレイ回路４６で遅延した入力
信号ＩとのＡＮＤ条件がチェックされる。
【００３１】図７は第４の実施例制御装置の正常なスタ
−ト時の動作を示すタイムチャ−ト、図８は第４の実施
例制御装置の異常なスタ−ト時の動作を示すタイムチャ
−トである。図７において、ｔ11時点で制御装置５０の
入力信号がＨレベルに変化すると、第１のゲ−ト電極に
は第１のゲ−ト電極制御手段２１によってＨレベルのオ
ン信号が印加される。一方、反転オン信号印加回路部５
２ではそのディレイ回路４６により入力信号のＨレベル
への変化に遅れが生ずるので、第２のゲ−ト電極電位は
オフ状態におけるＨレベルに保持される。従って、ダブ
ルゲ−ト型半導体装置１５はサイリスタ状態ではなくト
ランジスタ状態で導通状態となって導通電流ＩC が流
れ、コレクタ−エミッタ間電圧ＶCEがＶCE2 に低下す
る。このとき、導通電流は検出抵抗６４の降下電圧とし
て通流電流判定回路部６２のコンパレ−タ６５で基準電
圧と比較され、この導通電流ＩC が正常ＩC レベルより
小さい場合はコンパレ−タ６５の出力は反転せずにＨレ
ベルを保持し、ディレイ回路４６でｔ12時点まで遅れて
ＡＮＤゲ−ト４９の入力がＨレベルに変化してＡＮＤ条
件が成立すると、反転用インバ−タ２２．１でＬレベル
に変化した信号が第２のゲ−ト電極に印加されダブルゲ
−ト型半導体装置１５はトランジスタ状態からサイリス
タ状態に移行する。
−ト時の動作を示すタイムチャ−ト、図８は第４の実施
例制御装置の異常なスタ−ト時の動作を示すタイムチャ
−トである。図７において、ｔ11時点で制御装置５０の
入力信号がＨレベルに変化すると、第１のゲ−ト電極に
は第１のゲ−ト電極制御手段２１によってＨレベルのオ
ン信号が印加される。一方、反転オン信号印加回路部５
２ではそのディレイ回路４６により入力信号のＨレベル
への変化に遅れが生ずるので、第２のゲ−ト電極電位は
オフ状態におけるＨレベルに保持される。従って、ダブ
ルゲ−ト型半導体装置１５はサイリスタ状態ではなくト
ランジスタ状態で導通状態となって導通電流ＩC が流
れ、コレクタ−エミッタ間電圧ＶCEがＶCE2 に低下す
る。このとき、導通電流は検出抵抗６４の降下電圧とし
て通流電流判定回路部６２のコンパレ−タ６５で基準電
圧と比較され、この導通電流ＩC が正常ＩC レベルより
小さい場合はコンパレ−タ６５の出力は反転せずにＨレ
ベルを保持し、ディレイ回路４６でｔ12時点まで遅れて
ＡＮＤゲ−ト４９の入力がＨレベルに変化してＡＮＤ条
件が成立すると、反転用インバ−タ２２．１でＬレベル
に変化した信号が第２のゲ−ト電極に印加されダブルゲ
−ト型半導体装置１５はトランジスタ状態からサイリス
タ状態に移行する。
【００３２】また、トランジスタ状態に移行直後のｔ15
時点で過大な導電電流が発生した場合には、図８に示す
ように通流電流判定回路部６２がこれを検知してコンパ
レ−タ６５の出力が反転する。従って、反転オン信号印
加回路部５２のＡＮＤゲ−ト４９で信号の出力が阻止さ
れ、第２のゲ−ト電極電位はＨレベルに維持されるとと
もに、オン信号印加回路部６３がコンパレ−タ６５の出
力の反転を検知して第１のゲ−ト電極にＬレベルのオフ
信号を印加するので、ダブルゲ−ト型半導体装置１５は
オフ動作によって過大な導電電流ＩC をｔ16時点で即時
遮断し、過大な導電電流ＩC が流れることによってダブ
ルゲ−ト型半導体装置に生ずる損傷の拡大を防止するこ
とができる。
時点で過大な導電電流が発生した場合には、図８に示す
ように通流電流判定回路部６２がこれを検知してコンパ
レ−タ６５の出力が反転する。従って、反転オン信号印
加回路部５２のＡＮＤゲ−ト４９で信号の出力が阻止さ
れ、第２のゲ−ト電極電位はＨレベルに維持されるとと
もに、オン信号印加回路部６３がコンパレ−タ６５の出
力の反転を検知して第１のゲ−ト電極にＬレベルのオフ
信号を印加するので、ダブルゲ−ト型半導体装置１５は
オフ動作によって過大な導電電流ＩC をｔ16時点で即時
遮断し、過大な導電電流ＩC が流れることによってダブ
ルゲ−ト型半導体装置に生ずる損傷の拡大を防止するこ
とができる。
【００３３】図９はこの発明の第４の実施例になるダブ
ルゲ−ト型半導体装置の制御装置の変形例を簡略化して
示す接続図であり、センス端子Ｅ1 が用意されたセンス
付きダブルゲ−ト型半導体装置１６を制御対象とし、制
御装置５０の異常検出保護手段５３の検出抵抗６４をセ
ンス端子Ｅ1 に接続して過大な通過電流の発生を監視す
るよう構成されており、センス端子に流れる電流が小さ
いことを利用して検出抵抗６４の電流容量および検出抵
抗６４で発生する電力損失を低減できる利点が得られ
る。
ルゲ−ト型半導体装置の制御装置の変形例を簡略化して
示す接続図であり、センス端子Ｅ1 が用意されたセンス
付きダブルゲ−ト型半導体装置１６を制御対象とし、制
御装置５０の異常検出保護手段５３の検出抵抗６４をセ
ンス端子Ｅ1 に接続して過大な通過電流の発生を監視す
るよう構成されており、センス端子に流れる電流が小さ
いことを利用して検出抵抗６４の電流容量および検出抵
抗６４で発生する電力損失を低減できる利点が得られ
る。
【００３４】図１０はこの発明の第４の実施例になるダ
ブルゲ−ト型半導体装置の制御装置の異なる変形例を簡
略化して示す接続図であり、通流電流判定回路部６２の
コンパレ−タ６５の反転入力側をダブルゲ−ト型半導体
装置１５のコレクタ端子に接続するよう構成された点が
前述の各実施例と異なっており、過大な通流電流が流れ
ることによって生ずるコレクタ−エミッタ間電圧ＶCE2
の上昇（図８参照）をコンパレ−タ６５で基準電圧と照
合するよう構成しても、異常電流をトランジスタ状態を
経由し短時間で遮断する機能が得られる。ことに、負荷
短絡やア−ム間短絡などの場合、ＶCE2 は動作電圧ＶCE
近くにまで上昇するので、過電流を精度よく検出できる
とともに、検出抵抗６４を必要とせず、その電力損失を
排除できる利点も得られる。図１１はこの発明の第５の
実施例になるダブルゲ−ト型半導体装置の制御装置を示
す接続図であり、センス端子Ｅ1 が用意されたセンス付
きダブルゲ−ト型半導体装置１６を被制御体とした場合
を例に示してある。図において、制御装置７０は第１の
実施例におけると同様に構成された第１のゲ−ト電極制
御手段２１と、入力信号を遅延するとともに通過電流値
の異常判定結果に基づきその極性を反転して第２のゲ−
ト電極に印加する第２のゲ−ト電極制御手段７１とで構
成される。即ち、第２のゲ−ト電極制御手段７１は一対
の波形整形用インバ−タ２３．１および２３．２と、抵
抗４７およびコンデンサ４８からなるディレイ回路４５
と、インバ−タ７６，７７，およびＮＯＲゲ−ト７８で
構成されるＡＮＤゲ−ト７５、および波形反転用インバ
−タ２２．１とで構成される反転オン信号印加回路部７
２と、ダブルゲ−ト型半導体装置１６の通過電流ＩC の
異常を判定可能な通過電流判定回路部６２，この電流判
定回路部６２の過電流の判定結果に基づいてＬレベルの
オフ信号を入力端子Ｐ1 に向けて出力するオフ信号印加
回路部６３，およびＬレベルのオフ信号を反転オン信号
印加回路部７２のインバ−タ７７に向けて出力するオフ
信号印加回路部７４からなる異常検出保護手段７３とで
構成され、ディレイ回路３１および４５の遅延時間はＴ
31＞Ｔ45なる条件を満たすよう設定される。
ブルゲ−ト型半導体装置の制御装置の異なる変形例を簡
略化して示す接続図であり、通流電流判定回路部６２の
コンパレ−タ６５の反転入力側をダブルゲ−ト型半導体
装置１５のコレクタ端子に接続するよう構成された点が
前述の各実施例と異なっており、過大な通流電流が流れ
ることによって生ずるコレクタ−エミッタ間電圧ＶCE2
の上昇（図８参照）をコンパレ−タ６５で基準電圧と照
合するよう構成しても、異常電流をトランジスタ状態を
経由し短時間で遮断する機能が得られる。ことに、負荷
短絡やア−ム間短絡などの場合、ＶCE2 は動作電圧ＶCE
近くにまで上昇するので、過電流を精度よく検出できる
とともに、検出抵抗６４を必要とせず、その電力損失を
排除できる利点も得られる。図１１はこの発明の第５の
実施例になるダブルゲ−ト型半導体装置の制御装置を示
す接続図であり、センス端子Ｅ1 が用意されたセンス付
きダブルゲ−ト型半導体装置１６を被制御体とした場合
を例に示してある。図において、制御装置７０は第１の
実施例におけると同様に構成された第１のゲ−ト電極制
御手段２１と、入力信号を遅延するとともに通過電流値
の異常判定結果に基づきその極性を反転して第２のゲ−
ト電極に印加する第２のゲ−ト電極制御手段７１とで構
成される。即ち、第２のゲ−ト電極制御手段７１は一対
の波形整形用インバ−タ２３．１および２３．２と、抵
抗４７およびコンデンサ４８からなるディレイ回路４５
と、インバ−タ７６，７７，およびＮＯＲゲ−ト７８で
構成されるＡＮＤゲ−ト７５、および波形反転用インバ
−タ２２．１とで構成される反転オン信号印加回路部７
２と、ダブルゲ−ト型半導体装置１６の通過電流ＩC の
異常を判定可能な通過電流判定回路部６２，この電流判
定回路部６２の過電流の判定結果に基づいてＬレベルの
オフ信号を入力端子Ｐ1 に向けて出力するオフ信号印加
回路部６３，およびＬレベルのオフ信号を反転オン信号
印加回路部７２のインバ−タ７７に向けて出力するオフ
信号印加回路部７４からなる異常検出保護手段７３とで
構成され、ディレイ回路３１および４５の遅延時間はＴ
31＞Ｔ45なる条件を満たすよう設定される。
【００３５】図１２は第５の実施例装置の正常運転中に
おけるゲ−ト電圧の変化を示すタイムチャ−トであり、
ｔ30時点で入力信号I がＨレベルに変化すると、第１の
ゲ−ト電極制御手段２１のを介して第１のゲ−ト電極電
位がＨレベルとなりダブルゲ−ト型半導体装置１６はオ
フ状態からトランジスタ状態に移行する。ついで、反転
オン信号印加回路部７２のオンディレイ回路４５の遅延
時間Ｔ45遅れたｔ31時点でＨレベルとなった信号がＡＮ
Ｄゲ−ト７５を通過し，反転用インバ−タでＬレベルの
信号に変換されて第２のゲ−ト電極に印加され、ダブル
ゲ−ト型半導体装置１６はサイリスタ状態に移行する。
一方、ｔ32時点に入力信号がＬレベルに変化すると、Ｔ
45遅れたｔ33時点で第２のゲ−ト電極電位がＬレベルと
なりってダブルゲ−ト型半導体装置１６はトランジスタ
状態に移行し、ｔ32時点からＴ31遅れたｔ34時点で第１
のゲ−ト電極電位がＬレベルに変化することにより、ダ
ブルゲ−ト型半導体装置１６はオフ状態に移行する。従
って、ディレイ回路３１および４５の遅延時間をＴ31＞
Ｔ45なる条件を満たすよう設定しておくことにより、ダ
ブルゲ−ト型半導体装置１６をトランジスタ状態を経由
してオフ状態に移行させることができ、通過電流ＩC の
遮断を確実に行う機能が得られる。
おけるゲ−ト電圧の変化を示すタイムチャ−トであり、
ｔ30時点で入力信号I がＨレベルに変化すると、第１の
ゲ−ト電極制御手段２１のを介して第１のゲ−ト電極電
位がＨレベルとなりダブルゲ−ト型半導体装置１６はオ
フ状態からトランジスタ状態に移行する。ついで、反転
オン信号印加回路部７２のオンディレイ回路４５の遅延
時間Ｔ45遅れたｔ31時点でＨレベルとなった信号がＡＮ
Ｄゲ−ト７５を通過し，反転用インバ−タでＬレベルの
信号に変換されて第２のゲ−ト電極に印加され、ダブル
ゲ−ト型半導体装置１６はサイリスタ状態に移行する。
一方、ｔ32時点に入力信号がＬレベルに変化すると、Ｔ
45遅れたｔ33時点で第２のゲ−ト電極電位がＬレベルと
なりってダブルゲ−ト型半導体装置１６はトランジスタ
状態に移行し、ｔ32時点からＴ31遅れたｔ34時点で第１
のゲ−ト電極電位がＬレベルに変化することにより、ダ
ブルゲ−ト型半導体装置１６はオフ状態に移行する。従
って、ディレイ回路３１および４５の遅延時間をＴ31＞
Ｔ45なる条件を満たすよう設定しておくことにより、ダ
ブルゲ−ト型半導体装置１６をトランジスタ状態を経由
してオフ状態に移行させることができ、通過電流ＩC の
遮断を確実に行う機能が得られる。
【００３６】図１３はトランジスタ状態で過電流が発生
した場合におけるゲ−ト電圧の変化を示すタイムチャ−
トであり、ｔ30時点で入力信号ＩがＨレベルに変化し、
ダブルゲ−ト型半導体装置１６がオフ状態からトランジ
スタ状態に移行した時点ｔ35で過電流が発生したと仮定
する。このとき、過電流は通過電流検出回路部６２によ
って検出され、オフ信号印加回路部６３，７４によって
入力端子Ｐ1 およびインバ−タ７７にＬレベルのオフ信
号が印加される。インバ−タ７７の入力がＬレベルに変
化するとインバ−タ７７，ＮＯＲゲ−ト７８，反転用イ
ンバ−タ２２．１で３回反転してＨレベルとなったゲ−
ト信号が第２のゲ−ト電極に印加されるとともに、Ｔ45
遅れてインバ−タ７６に到達したＬレベルの信号によっ
て第２のゲ−ト電極電位が引き続きＨレベルに保持され
る。一方、オフ信号印加回路部６３によって入力端子Ｐ
1 に印加されたＬレベルのオフ信号は、第１のゲ−ト電
極制御手段２１のオフディレイ経路２５でＴ31時間遅れ
たｔ36時点に第１のゲ−ト電極に印加され、この時点で
ダブルゲ−ト型半導体装置１６をトランジスタ状態から
オフ状態に移行させることができる。
した場合におけるゲ−ト電圧の変化を示すタイムチャ−
トであり、ｔ30時点で入力信号ＩがＨレベルに変化し、
ダブルゲ−ト型半導体装置１６がオフ状態からトランジ
スタ状態に移行した時点ｔ35で過電流が発生したと仮定
する。このとき、過電流は通過電流検出回路部６２によ
って検出され、オフ信号印加回路部６３，７４によって
入力端子Ｐ1 およびインバ−タ７７にＬレベルのオフ信
号が印加される。インバ−タ７７の入力がＬレベルに変
化するとインバ−タ７７，ＮＯＲゲ−ト７８，反転用イ
ンバ−タ２２．１で３回反転してＨレベルとなったゲ−
ト信号が第２のゲ−ト電極に印加されるとともに、Ｔ45
遅れてインバ−タ７６に到達したＬレベルの信号によっ
て第２のゲ−ト電極電位が引き続きＨレベルに保持され
る。一方、オフ信号印加回路部６３によって入力端子Ｐ
1 に印加されたＬレベルのオフ信号は、第１のゲ−ト電
極制御手段２１のオフディレイ経路２５でＴ31時間遅れ
たｔ36時点に第１のゲ−ト電極に印加され、この時点で
ダブルゲ−ト型半導体装置１６をトランジスタ状態から
オフ状態に移行させることができる。
【００３７】図１４はサイリスタ状態で過電流が発生し
た場合におけるゲ−ト電圧の変化を示すタイムチャ−ト
であり、ｔ30時点で入力信号ＩがＨレベルに変化してダ
ブルゲ−ト型半導体装置１６がオフ状態からトランジス
タ状態に移行し、さらにｔ31時点でサイリスタ状態に移
行した後の時点ｔ37で過電流が発生したと仮定する。こ
のとき、過電流は通過電流検出回路部６２によって検出
され、オフ信号印加回路部６３，７４によって入力端子
Ｐ1 およびインバ−タ７７にＬレベルのオフ信号が印加
される。インバ−タ７７の入力がＬレベルに変化すると
インバ−タ７７，ＮＯＲゲ−ト７８，反転用インバ−タ
２２．１で３回反転してＨレベルとなったゲ−ト信号が
第２のゲ−ト電極に印加され、ダブルゲ−ト型半導体装
置１６はサイリスタ状態からトランジスタ状態に移行す
る。一方、オフ信号印加回路部６３によって入力端子Ｐ
1 に印加されたＬレベルのオフ信号は、第１のゲ−ト電
極制御手段２１のオフディレイ経路２５でＴ31時間遅れ
たｔ38時点で第１のゲ−ト電極に印加され、この時点で
ダブルゲ−ト型半導体装置１６をトランジスタ状態から
オフ状態に移行させることができる。
た場合におけるゲ−ト電圧の変化を示すタイムチャ−ト
であり、ｔ30時点で入力信号ＩがＨレベルに変化してダ
ブルゲ−ト型半導体装置１６がオフ状態からトランジス
タ状態に移行し、さらにｔ31時点でサイリスタ状態に移
行した後の時点ｔ37で過電流が発生したと仮定する。こ
のとき、過電流は通過電流検出回路部６２によって検出
され、オフ信号印加回路部６３，７４によって入力端子
Ｐ1 およびインバ−タ７７にＬレベルのオフ信号が印加
される。インバ−タ７７の入力がＬレベルに変化すると
インバ−タ７７，ＮＯＲゲ−ト７８，反転用インバ−タ
２２．１で３回反転してＨレベルとなったゲ−ト信号が
第２のゲ−ト電極に印加され、ダブルゲ−ト型半導体装
置１６はサイリスタ状態からトランジスタ状態に移行す
る。一方、オフ信号印加回路部６３によって入力端子Ｐ
1 に印加されたＬレベルのオフ信号は、第１のゲ−ト電
極制御手段２１のオフディレイ経路２５でＴ31時間遅れ
たｔ38時点で第１のゲ−ト電極に印加され、この時点で
ダブルゲ−ト型半導体装置１６をトランジスタ状態から
オフ状態に移行させることができる。
【００３８】このように構成された第５の実施例になる
制御装置においては、互いに動作モ−ドが逆の第１のゲ
−ト電極および第２のゲ−ト電極を１つの入力信号によ
って制御し、ダブルゲ−ト型半導体装置のオン・オフ制
御を行えるとともに、異常検出保護手段５３によって過
電流を検出し、トランジスタ状態，サイリスタ状態のい
ずれで過電流が発生した場合においても、トランジスタ
状態を経由してダブルゲ−ト型半導体装置を安全にオフ
状態に移行させることができる。
制御装置においては、互いに動作モ−ドが逆の第１のゲ
−ト電極および第２のゲ−ト電極を１つの入力信号によ
って制御し、ダブルゲ−ト型半導体装置のオン・オフ制
御を行えるとともに、異常検出保護手段５３によって過
電流を検出し、トランジスタ状態，サイリスタ状態のい
ずれで過電流が発生した場合においても、トランジスタ
状態を経由してダブルゲ−ト型半導体装置を安全にオフ
状態に移行させることができる。
【００３９】図１５はこの発明の第６の実施例になるダ
ブルゲ−ト型半導体装置の制御装置を簡略化して示す接
続図であり、ダブルゲ−ト型半導体装置１５の動作電圧
ＶCCの印加開始時点，あるいは動作電圧の瞬時停止が回
復する際、第１，第２のゲ−ト電極電位が共にＬレベル
となっていることにより、ダブルゲ−ト型半導体装置が
ラッチアップされる事態を回避するよう構成したもので
ある。図において、制御装置８０はこの発明の第４の実
施例（図６）に示すと同様に第１のゲ−ト電極制御手段
２１および第２のゲ−ト電極制御手段５１の反転オン信
号印加回路部５２を含み、かつ、ダブルゲ−ト型半導体
装置のコレクタ電極に印加される動作電圧の立ち上がり
を検知して一定時間動作する一定時間動作タイマ−回路
部９１と、この一定時間動作タイマ−回路部９１の動作
期間中第１のゲ−ト電極電位および第２のゲ−ト電極電
位を監視して両電極電位がともに低電位であるとき低電
位の報知信号を発する異常報知回路部８１と、この報知
信号に基づき第１のゲ−ト電極制御手段および第２のゲ
−ト電極制御手段にオフ信号を印加するオフ信号印加回
路部６３とが付加される。
ブルゲ−ト型半導体装置の制御装置を簡略化して示す接
続図であり、ダブルゲ−ト型半導体装置１５の動作電圧
ＶCCの印加開始時点，あるいは動作電圧の瞬時停止が回
復する際、第１，第２のゲ−ト電極電位が共にＬレベル
となっていることにより、ダブルゲ−ト型半導体装置が
ラッチアップされる事態を回避するよう構成したもので
ある。図において、制御装置８０はこの発明の第４の実
施例（図６）に示すと同様に第１のゲ−ト電極制御手段
２１および第２のゲ−ト電極制御手段５１の反転オン信
号印加回路部５２を含み、かつ、ダブルゲ−ト型半導体
装置のコレクタ電極に印加される動作電圧の立ち上がり
を検知して一定時間動作する一定時間動作タイマ−回路
部９１と、この一定時間動作タイマ−回路部９１の動作
期間中第１のゲ−ト電極電位および第２のゲ−ト電極電
位を監視して両電極電位がともに低電位であるとき低電
位の報知信号を発する異常報知回路部８１と、この報知
信号に基づき第１のゲ−ト電極制御手段および第２のゲ
−ト電極制御手段にオフ信号を印加するオフ信号印加回
路部６３とが付加される。
【００４０】一定時間動作タイマ−回路部９１は抵抗９
３，コンジンサ９４により動作電圧ＶCCの立ち上がりを
一定時間遅延し、遅延した電圧を分圧抵抗９１，９２に
よって分圧してコンパレ−タ９６の非反転入力に加えて
基準電源９５の設定電圧と照合し、非反転入力が基準電
圧を越えたときＨレベルのオン信号を出力するよう構成
される。また、異常報知回路部８１は第１のゲ−ト電極
電位を反転入力側に受けて基準電源８６の電圧と照合す
るコンパレ−タ８５と、第２のゲ−ト電極電位を非反転
側に受けて基準電源８８の電圧と照合するコンパレ−タ
８７と、両コンパレ−タの出力側に設けたＡＮＤゲ−ト
８９と、ＡＮＤゲ−ト８９およびコンパレ−タ９６の出
力側に設けたＯＲゲ−ト８４とで構成され、一定時間動
作タイマ−回路部９１が動作期間中第１のゲ−ト電極電
位がＬ，第２のゲ−ト電極電位がＨのダブルゲ−ト型半
導体装置のオフ状態でなかったとき、ＯＲゲ−ト８４が
Ｌレベルの報知信号を出力する。従って、この報知信号
を利用して外部機器を駆動し、ダブルゲ−ト型半導体装
置１５に動作電圧ＶCCが加わらないようにすれば、第
１，第２のゲ−ト電極電位が共にＬレベルとなっている
状態でコレクタ−エミッタ間に動作電圧が加わることに
よってダブルゲ−ト型半導体装置１５に生ずるラッチア
ップを回避し、これが原因で生ずるダブルゲ−ト型半導
体装置の破壊を防止できる利点が得られる。また、この
報知信号をオフ信号印加回路部６３が検知して第１のゲ
−ト電極制御手段２１および反転オン信号印加回路部５
２に向けてオフ信号を出力し、誤って入力信号が印加さ
れてもゲ−ト制御回路２１，５２が動作しないよう構成
される。
３，コンジンサ９４により動作電圧ＶCCの立ち上がりを
一定時間遅延し、遅延した電圧を分圧抵抗９１，９２に
よって分圧してコンパレ−タ９６の非反転入力に加えて
基準電源９５の設定電圧と照合し、非反転入力が基準電
圧を越えたときＨレベルのオン信号を出力するよう構成
される。また、異常報知回路部８１は第１のゲ−ト電極
電位を反転入力側に受けて基準電源８６の電圧と照合す
るコンパレ−タ８５と、第２のゲ−ト電極電位を非反転
側に受けて基準電源８８の電圧と照合するコンパレ−タ
８７と、両コンパレ−タの出力側に設けたＡＮＤゲ−ト
８９と、ＡＮＤゲ−ト８９およびコンパレ−タ９６の出
力側に設けたＯＲゲ−ト８４とで構成され、一定時間動
作タイマ−回路部９１が動作期間中第１のゲ−ト電極電
位がＬ，第２のゲ−ト電極電位がＨのダブルゲ−ト型半
導体装置のオフ状態でなかったとき、ＯＲゲ−ト８４が
Ｌレベルの報知信号を出力する。従って、この報知信号
を利用して外部機器を駆動し、ダブルゲ−ト型半導体装
置１５に動作電圧ＶCCが加わらないようにすれば、第
１，第２のゲ−ト電極電位が共にＬレベルとなっている
状態でコレクタ−エミッタ間に動作電圧が加わることに
よってダブルゲ−ト型半導体装置１５に生ずるラッチア
ップを回避し、これが原因で生ずるダブルゲ−ト型半導
体装置の破壊を防止できる利点が得られる。また、この
報知信号をオフ信号印加回路部６３が検知して第１のゲ
−ト電極制御手段２１および反転オン信号印加回路部５
２に向けてオフ信号を出力し、誤って入力信号が印加さ
れてもゲ−ト制御回路２１，５２が動作しないよう構成
される。
【００４１】図１６は第６の実施例制御装置の異常発生
時の動作を簡略化して示すタイムチャ−トであり、制御
装置８０の入力端子Ｐ1 に入力信号Ｉが印加された状態
で、ｔc 時点に動作電圧ＶCCが立ち上がったと仮定す
る。このとき、一定時間動作タイマ−回路部９１は一定
時間（Ｔd ）だけ遅延動作した後ｔb 時点で立ち上がる
信号をＯＲゲ−ト８４に向けて出力する。一方、異常報
知回路部８１はｔ時間中に第１，第２のゲ−ト電極電位
がオフ状態に在るか否かを監視し、例えば共にＬレベル
であるとき、ＯＲゲ−ト８４の出力側がＬレベルとなっ
てＬレベルの報知信号がＴd 時間だけ出力される。ま
た、この報知信号をオフ信号印加回路部６３が検知して
第１のゲ−ト電極制御手段２１および反転オン信号印加
回路部５２に向けてオフ信号を出力し、回路の動作をＬ
レベルの報知信号が終了するｔb 時点まで停止させる。
従って、報知信号を利用してｔb 時点までにダブルゲ−
ト型半導体装置への動作電圧の印加を外部機器によって
阻止することにより、ダブルゲ−ト型半導体装置の破壊
事故を未然に防止することができる。
時の動作を簡略化して示すタイムチャ−トであり、制御
装置８０の入力端子Ｐ1 に入力信号Ｉが印加された状態
で、ｔc 時点に動作電圧ＶCCが立ち上がったと仮定す
る。このとき、一定時間動作タイマ−回路部９１は一定
時間（Ｔd ）だけ遅延動作した後ｔb 時点で立ち上がる
信号をＯＲゲ−ト８４に向けて出力する。一方、異常報
知回路部８１はｔ時間中に第１，第２のゲ−ト電極電位
がオフ状態に在るか否かを監視し、例えば共にＬレベル
であるとき、ＯＲゲ−ト８４の出力側がＬレベルとなっ
てＬレベルの報知信号がＴd 時間だけ出力される。ま
た、この報知信号をオフ信号印加回路部６３が検知して
第１のゲ−ト電極制御手段２１および反転オン信号印加
回路部５２に向けてオフ信号を出力し、回路の動作をＬ
レベルの報知信号が終了するｔb 時点まで停止させる。
従って、報知信号を利用してｔb 時点までにダブルゲ−
ト型半導体装置への動作電圧の印加を外部機器によって
阻止することにより、ダブルゲ−ト型半導体装置の破壊
事故を未然に防止することができる。
【００４２】
【発明の効果】この発明は前述のように、サイリスタ状
態とトランジスタ状態の移行を制御可能な第２のゲ−ト
電極と、トランジスタ状態からオン，オフの移行を制御
可能な第１のゲ−ト電極とを持ち、両ゲ−ト電極の電圧
印加モ−ドが互いに逆なダブルゲ−ト型半導体装置を制
御対象とする制御装置を、入力信号のオフ信号を遅延し
て第１のゲ−ト電極に供給する第１のゲ−ト電極制御手
段と、入力信号の極性を反転して第２のゲ−ト電極に印
加する第２のゲ−ト電極制御手段とで構成した。その結
果、１つの入力信号によって２つのゲ−ド電極に電圧印
加モ−ドが互いに逆のオン・オフ信号を印加できるとと
もに、第１のゲ−ト電極に印加する電圧の持続時間を波
尾側に延長し、ダブルゲ−ト型半導体装置がトランジス
タ状態を必ず経過してオフ動作するよう制御することが
可能となり、電圧印加モ−ドが互いに逆の一対のゲ−ト
電極を有するダブルゲ−ト型半導体装置を１つの入力信
号によって安定してオンオフ制御できる制御装置を提供
することができる。
態とトランジスタ状態の移行を制御可能な第２のゲ−ト
電極と、トランジスタ状態からオン，オフの移行を制御
可能な第１のゲ−ト電極とを持ち、両ゲ−ト電極の電圧
印加モ−ドが互いに逆なダブルゲ−ト型半導体装置を制
御対象とする制御装置を、入力信号のオフ信号を遅延し
て第１のゲ−ト電極に供給する第１のゲ−ト電極制御手
段と、入力信号の極性を反転して第２のゲ−ト電極に印
加する第２のゲ−ト電極制御手段とで構成した。その結
果、１つの入力信号によって２つのゲ−ド電極に電圧印
加モ−ドが互いに逆のオン・オフ信号を印加できるとと
もに、第１のゲ−ト電極に印加する電圧の持続時間を波
尾側に延長し、ダブルゲ−ト型半導体装置がトランジス
タ状態を必ず経過してオフ動作するよう制御することが
可能となり、電圧印加モ−ドが互いに逆の一対のゲ−ト
電極を有するダブルゲ−ト型半導体装置を１つの入力信
号によって安定してオンオフ制御できる制御装置を提供
することができる。
【００４３】また、第２のゲ−ト電極制御手段に遅延回
路を設けたり、過電流などの異常検出保護回路や報知回
路を付加する等の改善により、異常検出機能および保護
機能を改善した信頼性の高い制御装置を備えたダブルゲ
−ト型半導体装置を提供できる利点が得られる。
路を設けたり、過電流などの異常検出保護回路や報知回
路を付加する等の改善により、異常検出機能および保護
機能を改善した信頼性の高い制御装置を備えたダブルゲ
−ト型半導体装置を提供できる利点が得られる。
【図１】この発明の第１の実施例になるダブルゲ−ト型
半導体装置の制御装置を簡略化して示す接続図
半導体装置の制御装置を簡略化して示す接続図
【図２】図１に示す実施例制御装置の動作を示すタイム
チャ−ト
チャ−ト
【図３】この発明の第２の実施例になるダブルゲ−ト型
半導体装置の制御装置を簡略化して示す接続図
半導体装置の制御装置を簡略化して示す接続図
【図４】この発明の第３の実施例になるダブルゲ−ト型
半導体装置の制御装置を簡略化して示す接続図
半導体装置の制御装置を簡略化して示す接続図
【図５】第３の実施例における制御装置の保護動作を示
すタイムチャ−ト
すタイムチャ−ト
【図６】この発明の第４の実施例になるダブルゲ−ト型
半導体装置の制御装置を簡略化して示す接続図
半導体装置の制御装置を簡略化して示す接続図
【図７】第４の実施例制御装置の正常なスタ−ト時の動
作を示すタイムチャ−ト
作を示すタイムチャ−ト
【図８】第４の実施例制御装置の異常なスタ−ト時の動
作を示すタイムチャ−ト
作を示すタイムチャ−ト
【図９】この発明の第４の実施例になるダブルゲ−ト型
半導体装置の制御装置の変形例を簡略化して示す接続図
半導体装置の制御装置の変形例を簡略化して示す接続図
【図１０】この発明の第４の実施例になるダブルゲ−ト
型半導体装置の制御装置の異なる変形例を簡略化して示
す接続図
型半導体装置の制御装置の異なる変形例を簡略化して示
す接続図
【図１１】この発明の第５の実施例になるダブルゲ−ト
型半導体装置の制御装置を示す接続図
型半導体装置の制御装置を示す接続図
【図１２】第５の実施例装置の正常運転中におけるゲ−
ト電圧の変化を示すタイムチャ−ト
ト電圧の変化を示すタイムチャ−ト
【図１３】トランジスタ状態で過電流が発生した場合に
おけるゲ−ト電圧の変化を示すタイムチャ−ト
おけるゲ−ト電圧の変化を示すタイムチャ−ト
【図１４】サイリスタ状態で過電流が発生した場合にお
けるゲ−ト電圧の変化を示すタイムチャ−ト
けるゲ−ト電圧の変化を示すタイムチャ−ト
【図１５】この発明の第６の実施例になるダブルゲ−ト
型半導体装置の制御装置を簡略化して示す接続図
型半導体装置の制御装置を簡略化して示す接続図
【図１６】第６の実施例制御装置の異常発生時の動作を
簡略化して示すタイムチャ−ト
簡略化して示すタイムチャ−ト
【図１７】この発明の制御対象とするダブルゲ−ト型半
導体装置の構成図
導体装置の構成図
【図１８】図１７に示すダブルゲ−ト型半導体装置の等
価回路図
価回路図
【図１９】図１７に示すダブルゲ−ト型半導体装置のオ
ン，オフ制御方法を示すタイムチャ−ト
ン，オフ制御方法を示すタイムチャ−ト
１ コレクタ電極 ２ コレクタ層 ３ ｎ- 型ベ−ス層 ４ ｐ型ベ−ス層 ５ａ 第１のエミッタ層 ５ｂ 第２のエミッタ層 ６ ドレイン層 ７ エミッタ電極（７ａ，７ｂ） ８ 短絡用電極 ９ ゲ−ト酸化膜 １０ 第１のゲ−ト電極 １１ 第２のゲ−ド電極 １２ 第１のＭＯＳＦＥＴ １３ 第２のＭＯＳＦＥＴ １５ ダブルゲ−ト型半導体装置 １６ ダブルゲ−ト型半導体装置（センス端子付き） ２０ 制御装置 ２１ 第１のゲ−ト電極制御手段 ２２ 第２のゲ−ト電極制御手段 ２２．１波形反転用インバ−タ ２３ 波形整形用インバ−タ ２４ オン経路 ２５ オフディレイ経路 ３１ ディレイ回路 ４１ 判定回路 ５０ 制御装置 ４５ ディレイ回路 ５１ 第２のゲ−ト電極制御手段 ５２ 反転オン信号印加回路部 ５３ 異常検出保護手段 ６０ 制御装置 ６１ 異常検出保護手段 ６２ 通過電流判定回路部 ６３ オフ信号印加回路部 ６４ 検出抵抗 ６５ 基準電源 ６６ コンパレ−タ ７０ 制御装置 ７１ 第２のゲ−ト電極制御手段 ７２ 反転オン信号印加回路部 ７３ 異常検出保護回路部 ７４ オフ信号印加回路部 ７５ ＡＮＤゲ−ト ８０ 制御装置 ８１ 異常報知回路部 ９１ 一定時間動作タイマ−回路部 Ｃ コレクタ Ｅ エミッタ Ｇ1 第１のゲ−ト電極 Ｇ2 第２のゲ−ト電極 Ｉ 入力信号 Ｐ1 入力端子
Claims (10)
- 【請求項１】サイリスタ状態とトランジスタ状態の移行
を制御可能な第２のゲ−ト電極と、トランジスタ状態か
らオン，オフの移行を制御可能な第１のゲ−ト電極とを
持ち、両ゲ−ト電極の電圧印加モ−ドが互いに逆なダブ
ルゲ−ト型半導体装置を制御対象として、前記第１のゲ
−ト電極および第２のゲ−ト電極を１つの入力信号に基
づいて制御するものであって、前記入力信号のオフ信号
を遅延して第１のゲ−ト電極に供給する第１のゲ−ト電
極制御手段と、前記入力信号を反転して第２のゲ−ト電
極に印加する第２のゲ−ト電極制御手段とを備えてなる
ことを特徴とするダブルゲ−ト型半導体装置の制御装
置。 - 【請求項２】第１のゲ−ト電極制御手段は予め定まる一
定の時間入力信号のオフ信号を遅延して第１のゲ−ト電
極に印加するタイマ−遅延手段を備え、第２のゲ−ト電
極制御手段は入力信号の反転用インバ−タ，およびこれ
に直列接続された偶数個の波形整形用インバ−タを備え
てなることを特徴とする請求項１記載のダブルゲ−ト型
半導体装置の制御装置。 - 【請求項３】第１のゲ−ト電極制御手段はコレクタ電極
に印加される動作電圧を判定する動作判定回路部と、こ
の動作判定回路部の判定結果に基づきオフ信号を第１の
ゲ−ト電極に印加するオフ信号印加回路部とを有する動
作判定遅延手段からなり、第２のゲ−ト電極制御手段は
入力信号の反転用インバ−タ，およびこれに直列接続さ
れた偶数個の波形整形用インバ−タからなることを特徴
とする請求項１記載のダブルゲ−ト型半導体装置の制御
装置。 - 【請求項４】サイリスタ状態とトランジスタ状態の移行
を制御可能な第２のゲ−ト電極と、トランジスタ状態か
らオン，オフの移行を制御可能な第１のゲ−ト電極とを
持ち、両ゲ−ト電極の電圧印加モ−ドが互いに逆なダブ
ルゲ−ト型半導体装置を制御対象として、前記第１のゲ
−ト電極および第２のゲ−ト電極を１つの入力信号に基
づいて制御するものであって、予め定まる一定の時間入
力信号のオフ信号を遅延して第１のゲ−ト電極に印加す
るタイマ−遅延手段を有する第１のゲ−ト電極制御手段
と、入力信号の反転用インバ−タ，およびこれに直列接
続された偶数個の波形整形用インバ−タとからなる第２
のゲ−ト電極制御手段と、通過電流値の異常を判定可能
な通過電流判定回路部，および通過電流判定回路部の異
常判定結果に基づき第１のゲ−ト電極制御手段にオフ信
号を印加するオフ信号印加回路部からなる異常検出保護
手段とを備えてなることを特徴とするダブルゲ−ト型半
導体装置の制御装置。 - 【請求項５】サイリスタ状態とトランジスタ状態の移行
を制御可能な第２のゲ−ト電極と、トランジスタ状態か
らオン，オフの移行を制御可能な第１のゲ−ト電極とを
持ち、両ゲ−ト電極の電圧印加モ−ドが互いに逆なダブ
ルゲ−ト型半導体装置を制御対象として、前記第１のゲ
−ト電極および第２のゲ−ト電極を１つの入力信号に基
づいて制御するものであって、前記入力信号のオフ信号
を遅延して第１のゲ−ト電極に供給する第１のゲ−ト電
極制御手段と、前記入力信号を遅延するとともに通過電
流値の異常判定結果に基づきその電位を反転して第２の
ゲ−ト電極に印加する第２のゲ−ト電極制御手段とを備
えてなることを特徴とするダブルゲ−ト型半導体装置の
制御装置。 - 【請求項６】第２のゲ−ト電極制御手段は、通過電流値
の異常を判定可能な電流判定回路部と、この電流判定回
路部の判定結果に基づいて遅延したオン信号を出力する
とともに遅延したオン信号を反転して第２のゲ−ト電極
に印加する反転オン信号印加回路部と、前記電流判定回
路部の異常判定結果に基づき第１のゲ−ト電極にオフ信
号を印加するオフ信号印加回路部とからなることを特徴
とする請求項５記載のダブルゲ−ト型半導体装置の制御
装置。 - 【請求項７】ダブルゲ−ト型半導体装置がセンス端子を
有するセンス付きダブルゲ−ト型半導体装置であり、通
過電流値の異常を判定可能な電流判定回路部が前記セン
ス端子に接続されてなることを特徴とする請求項６記載
のダブルゲ−ト型半導体装置の制御装置。 - 【請求項８】第２のゲ−ト電極制御手段の電流判定回路
部がダブルゲ−ト型半導体装置のコレクタ電極に印加さ
れる動作電圧の異常を判定可能な電圧判定回路部である
ことを特徴とする請求項６記載のダブルゲ−ト型半導体
装置の制御装置。 - 【請求項９】第２のゲ−ト電極制御手段が、通過電流値
の異常を判定可能な通過電流判定回路部、この通過電流
判定回路部の異常判定結果に基づいて遅延したオン信号
を反転用インバ−タを介して第２のゲ−ト電極に印加す
るオン信号印加回路部、および通過電流判定回路部の異
常判定結果に基づいて第１のゲ−ト電極制御手段にオフ
信号を印加するオフ信号印加回路部からなる異常検出手
段を備えてなることを特徴とする請求項５記載のダブル
ゲ−ト型半導体装置の制御装置。 - 【請求項１０】サイリスタ状態とトランジスタ状態の移
行を制御可能な第２のゲ−ト電極と、トランジスタ状態
からオン，オフの移行を制御可能な第１のゲ−ト電極と
を持ち、両ゲ−ト電極の電圧印加モ−ドが互いに逆なダ
ブルゲ−ト型半導体装置を制御対象として、前記第１の
ゲ−ト電極および第２のゲ−ト電極を１つの入力信号に
基づいて制御するものであって、予め定まる一定の時間
入力信号のオフ信号を遅延して第１のゲ−ト電極に印加
するタイマ−遅延手段を有する第１のゲ−ト電極制御手
段と、予め定まる一定の時間入力信号のオン信号を遅延
するタイマ−遅延手段および遅延したオン信号をオフ信
号に変換して第２のゲ−ト電極に供給する反転用インバ
−タを有する第２のゲ−ト電極制御手段と、ダブルゲ−
ト型半導体装置のコレクタ電極に印加される動作電圧の
立ち上がりを検知して一定時間動作するタイマ−回路
部、このタイマ−回路部の動作期間中第１のゲ−ト電極
電位および第２のゲ−ト電極電位を監視して両電極電位
がともに低電位であるとき低電位の報知信号を発する異
常報知回路部、およびこの報知信号に基づき第１のゲ−
ト電極制御手段および第２のゲ−ト電極制御手段にオフ
信号を印加するオフ信号印加回路部とからなる異常検出
保護手段とを備えてなることを特徴とするダブルゲ−ト
型半導体装置の制御装置。
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| JP5269355A JP3070360B2 (ja) | 1993-10-28 | 1993-10-28 | ダブルゲ−ト型半導体装置の制御装置 |
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1994
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- 1994-10-26 EP EP19940116913 patent/EP0651507B1/en not_active Expired - Lifetime
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|---|---|
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| DE69415923D1 (de) | 1999-02-25 |
| EP0651507B1 (en) | 1999-01-13 |
| DE69415923T2 (de) | 1999-06-17 |
| EP0651507A3 (en) | 1996-01-17 |
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