WO2024071276A1 - 保護回路および保護方法 - Google Patents

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WO2024071276A1
WO2024071276A1 PCT/JP2023/035325 JP2023035325W WO2024071276A1 WO 2024071276 A1 WO2024071276 A1 WO 2024071276A1 JP 2023035325 W JP2023035325 W JP 2023035325W WO 2024071276 A1 WO2024071276 A1 WO 2024071276A1
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WO
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signal
unit
input
circuit
output
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PCT/JP2023/035325
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English (en)
French (fr)
Inventor
雄介 菅野
清 仲田
Original Assignee
株式会社日立製作所
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters

Definitions

  • the present invention relates to a protection circuit and a protection method.
  • IGBTs Insulated Gate Bipolar Transistors
  • Multi-gate IGBTs have been invented as a technology to reduce IGBT losses, and their development is underway.
  • Multi-gate IGBTs have auxiliary gate electrodes that control the carrier concentration inside the IGBT, and by switching the auxiliary gate electrodes on and off, they reduce losses when the current is cut off (when turned off).
  • the IGBT when the IGBT is on, that is, when there is conduction between the collector and emitter, all gate electrodes are turned on to supply sufficient carriers (charges) into the IGBT, lowering the conduction resistance and reducing conduction losses.
  • the auxiliary gate electrodes are turned off a certain amount of time before the turn-off, reducing the carriers accumulated in the IGBT and reducing turn-off losses.
  • the gate command signal that drives the IGBT is generally generated by a higher-level controller, and the command signal from this controller is input to a buffer amplifier (hereinafter also referred to as a "gate driver") connected to the gate of the IGBT to control the gate electrode of the IGBT and drive the IGBT.
  • a buffer amplifier hereinafter also referred to as a "gate driver”
  • the higher-level controller also needs to be changed to a configuration with multiple outputs corresponding to this, making it difficult to maintain compatibility with conventional systems.
  • Patent Document 1 a gate driver for multi-gate IGBTs that is compatible with conventional controllers is disclosed in Patent Document 1.
  • the gate driver According to Patent Document 1, the gate driver generates multiple gate command signals without changing the controller, making it possible to connect a multi-gate IGBT to a conventional controller.
  • the multi-gate IGBT operates with a fixed time delay from the gate drive signal input from the upper controller. At this time, if any abnormality occurs in the power conversion device composed of the multi-gate IGBT, the upper controller detects this and turns off the gate drive signal to stop the power conversion device.
  • the gate driver of Patent Document 1 even if the gate drive command signal is stopped urgently, the gate driver operates with a fixed time delay from the gate drive command, so protective cutoff is delayed, and there is an issue that the multi-gate IGBT may be destroyed during that time.
  • the present invention solves the above problems by providing technology that can maintain the safety of systems that use multi-gate IGBTs.
  • a representative protection circuit of the present invention is a protection circuit used in a power conversion device that includes a drive circuit including a delay unit that receives at least one pulse-width modulated command signal and outputs a delayed signal that delays the command signal by a predetermined delay time, and a semiconductor circuit having at least one circuit element to which the signal output from the drive circuit is input, and is characterized in that the protection circuit outputs a cutoff determination signal for cutting off the output of the semiconductor circuit, and is connected to the drive circuit so that the cutoff determination signal is input without passing through the delay unit.
  • FIG. 1 is a diagram showing a power conversion device in which a protection circuit according to a first embodiment is used.
  • FIG. 2 is a timing chart showing the power conversion device in normal operation.
  • FIG. 3 is a timing chart showing a normal operation when the period T during which the command signal is on is shorter than the delay time d.
  • FIG. 4 is a timing chart showing a case where an abnormality is detected in the power conversion device.
  • FIG. 5 is a diagram showing a power conversion device using a protection circuit according to the second embodiment.
  • FIG. 6 is a diagram showing a timing chart of the power conversion device according to the second embodiment.
  • FIG. 7 is a diagram showing a timing chart of a power conversion device as a comparative example.
  • ON a state in which there is a signal on a signal line or a state in which a signal is input to a terminal
  • OFF a state in which there is no signal on a signal line or a state in which no signal is input to a terminal
  • ON state is also displayed as "Hi” or “H”
  • the OFF state is also displayed as "Lo” or “L”.
  • the OFF state can be 0V
  • the ON state can be a state in which a voltage is applied.
  • a current can be applied instead of a voltage.
  • a and B are "connected,” this means that a signal output from A (or B) is input to B (or A).
  • a or B is a component of a circuit or a terminal of a circuit element.
  • a power conversion device 600 using a protection circuit 002 includes a drive circuit (hereinafter also referred to as a "gate driver") 400 including a delay unit 103 that receives at least one pulse-width modulated command signal A, B, C and outputs a delayed signal obtained by delaying the command signal by a predetermined delay time, and a semiconductor circuit 500 having at least one circuit element 112 to which a signal output from the drive circuit 400 is input.
  • a drive circuit hereinafter also referred to as a "gate driver”
  • a delay unit 103 that receives at least one pulse-width modulated command signal A, B, C and outputs a delayed signal obtained by delaying the command signal by a predetermined delay time
  • semiconductor circuit 500 having at least one circuit element 112 to which a signal output from the drive circuit 400 is input.
  • the protection circuit 002 outputs a cutoff determination signal D that cuts off the output of the semiconductor circuit 500, and is connected to the drive circuit 400 so that the cutoff determination signal D is input without passing through the delay unit 103.
  • the configuration of the power conversion device 600 will be described below.
  • the upper controller 001 outputs at least one pulse width modulated (PWM) command signal.
  • PWM pulse width modulated
  • Command signal A is input to photocoupler 101 and protection circuit 002 via signal line 003, and is fed back to the upper controller 001 via signal line 004.
  • Photocoupler 101 insulates between the upper controller 001 and gate driver 400, and transmits command signal A output from the upper controller 001 to the gate driver 400.
  • command signal B is input to photocoupler 201 and protection circuit 002 via signal line 005, and is fed back to the upper controller 001 via signal line 006.
  • Command signal C is input to photocoupler 301 and protection circuit 002 via signal line 007, and is fed back to the upper controller 001 via signal line 008.
  • command signal A output from host controller 001 is input to photocoupler 101, and command signal A is input to input terminal 104b of logical product unit 104 and delay unit 103.
  • command signal A is input to gate driver 400 via photocoupler 101, but photocoupler 101 may be omitted, and host controller 001 may input command signal A to input terminal 104b of logical product unit 104 and delay unit 103.
  • photocouplers 201 and 301 may also be omitted, just like photocoupler 101.
  • the protection circuit 002 includes a first receiving unit 002a to which the command signals A, B, and C output from the upper controller 001 are input, a signal output unit 002b to which a cutoff determination signal D is output to the photocoupler 102, and a second receiving unit 002c to which the cutoff determination signal D is input.
  • the protection circuit 002 receives the command signals A, B, and C output from the upper controller 001. When the state in which all of the command signals A, B, and C are off continues for a predetermined period of time, the protection circuit 002 determines that an abnormality has occurred and switches the state of the cutoff determination signal D to stop the output of the semiconductor circuit 500, and outputs it.
  • the protection circuit 002 is connected to the gate driver 400 so that the cutoff determination signal D is input without passing through the delay unit 103, and the cutoff determination signal D is used to cut off the output of the delayed signal output from the gate driver 400.
  • the shutoff determination signal D is input to the photocouplers 102, 202, and 302, which are connected in a daisy chain, via signal line 009, and is returned to the protection circuit 002 via signal line 010.
  • photocoupler 102 receives cutoff determination signal D output from protection circuit 002, and cutoff determination signal D is input to input terminal 105b of logical product unit 105 and input terminal 106b of logical product unit 106.
  • cutoff determination signal D is input to gate driver 400 via photocoupler 102, but photocoupler 102 may be omitted, and protection circuit 002 may input cutoff determination signal D to input terminal 105b of logical product unit 105 and input terminal 106b of logical product unit 106.
  • photocouplers 202 and 302 may also be omitted, like photocoupler 102.
  • the gate driver 400 includes a set of circuits including logical product units 104, 105, 106 and a delay unit 103, and the number of sets of circuits is the same as the number of circuit elements included in the semiconductor circuit 500.
  • the gate driver 400 receives a command signal via photocouplers 101, 201, 301, and outputs a delayed signal delayed by a predetermined delay time to drive the downstream semiconductor circuit 500.
  • the set of circuits included in the gate driver 400 includes a delay unit 103 that outputs a delayed signal obtained by delaying command signal A by a predetermined delay time, a first AND unit 105 that calculates the logical product of inputs between a first input terminal 105a and a second input terminal 105b and outputs the result from a first output terminal 105c, a second AND unit 106 that calculates the logical product of inputs between a third input terminal 106a and a fourth input terminal 106b and outputs the result from a second output terminal 106c, and a third AND unit 104 that calculates the logical product of inputs between a fifth input terminal 104a and a sixth input terminal 104b and outputs the result from a third output terminal 104c.
  • delay unit 203 and logical product units 205, 206, and 209 form one circuit
  • the third output terminal 104c of the third AND unit 104 is connected to the third input terminal 106a of the second AND unit 106.
  • the delay unit 103 is connected to the first input terminal 105a of the first AND unit 105 and the fifth input terminal 104a of the third AND unit 104.
  • the second input terminal 105b of the first AND unit 105 and the fourth input terminal 106b of the second AND unit 106 are connected to the protection circuit 002.
  • the sixth input terminal 104b of the third AND unit 104 receives the command signal A.
  • the gate driver 400 is controlled by two input signals.
  • the first input signal is a command signal.
  • Command signal A passes through signal line 003 and is input to the gate driver 400 via photocoupler 101.
  • command signal B passes through signal line 005 and is input to the gate driver 400 via photocoupler 201.
  • Command signal C is input to the gate driver 400 via photocoupler 301.
  • These command signals are delayed by a predetermined delay time through the gate driver 400 and become delayed signals, which control the voltage of the gate electrode of the dual gate IGBT included in the semiconductor circuit 500.
  • the second input signal is a cutoff determination signal D.
  • Buffer unit 115 is a circuit element that has an output when photocoupler 101 emits light and has no output when it is off.
  • the relationship between buffer unit 115 and photocoupler 101 also holds true between buffer unit 116 and photocoupler 102, buffer unit 215 and photocoupler 201, buffer unit 216 and photocoupler 202, buffer unit 315 and photocoupler 301, and buffer unit 316 and photocoupler 302.
  • the circuit element 112 is a multi-gate semiconductor element having a first gate electrode (hereinafter also referred to as a "control terminal") 110 and a second gate electrode 111. A similar structure is also provided in the circuit elements 212 and 312.
  • the multi-gate semiconductor element is, for example, a dual IGBT.
  • the multi-gate semiconductor elements 112 and 212 are connected in two series between a positive power supply line 011 and a negative power supply line 013 to form an inverter circuit.
  • the input/output line 012 of the inverter circuit is connected to the connection point of the two series multi-gate semiconductor elements.
  • a typical three-phase AC inverter is formed by connecting three of these two series inverter circuits in parallel to a power supply line.
  • the inverter circuit composed of the above-mentioned multi-gate semiconductor elements 112 and 212 is shown as an example of a U-phase inverter circuit out of three phases, and the multi-gate semiconductor element 312 can be used to configure the dual-gate IGBT on the positive power line side of two serial inverter circuits for other phases, for example the V-phase.
  • Command signals A, B, and C are also input to protection circuit 002, and when they are all turned off, the output of protection circuit 002 is also turned off. Normally, as described above, except during dead times, one of the multi-gate semiconductor elements in the inverter circuit is always outputting, and the cutoff determination signal D, which is the output of protection circuit 002, is on.
  • (Timing chart for normal operation) 2 is a diagram showing a timing chart during normal operation of the power conversion device.
  • the charts of command signals A, B, and C show the cases where they are detected in the signal lines 003, 005, and 007 of FIG. 1, respectively.
  • the chart of the interruption determination signal D shows the case where it is detected in the signal line 009.
  • the chart of the delayed signal E shows the case where it is detected in the signal line 107.
  • the chart of the signal F shows the case where it is detected between the third AND unit 104 and the second AND unit 106.
  • the chart of the signal G shows the signal input to the first gate electrode 110 of the multi-gate semiconductor element 112.
  • the chart of the signal H shows the signal input to the second gate electrode 111 of the multi-gate semiconductor element 112.
  • the collector current Z is a current flowing from the collector 113 to the emitter 114 of the multi-gate semiconductor element 112.
  • the second gate electrode 111 is a terminal that controls the increase or decrease in carrier density accumulated inside the IGBT, and the on or off of the multi-gate semiconductor element, i.e., the passage or cut-off of the collector current Z, is controlled by the first gate electrode 110.
  • the voltage applied to the first gate electrode 110 of the multi-gate semiconductor element 112 exceeds the dual gate on threshold, the multi-gate semiconductor element 112 is driven, and the collector current Z becomes Hi and a current flows.
  • the command signal A turns on, and at time t2, delayed by the delay time d, the delay signal E turns on.
  • the cutoff determination signal D of the protection circuit 002 is on. Since the output of the buffer unit 116 on the signal line 108 also turns on, the signal G output from the first AND unit 105 also turns on at the same time that the signal E turns on, and the first gate electrode 110 is turned on. Furthermore, since the signal F output from the third AND unit 104 also turns on at the same time that the signal E turns on, the signal H output from the second AND unit 106 is turned on, and the second gate electrode 111 is also turned on. The first gate electrode 110 turns on, and a state in which the carrier density is controlled by the second gate electrode 111 is formed. As a result, in the multi-gate semiconductor element 112, the collector current Z becomes Hi and a current flows.
  • the dead time corresponds to the period Td between t3 and t3d.
  • This period Td is set based on the rated voltage and rated current of the multi-gate semiconductor element 112, and is generally in the range of approximately 5 ⁇ s to 10 ⁇ s.
  • This delay time d is set based on the rated voltage and rated current of the applied multi-gate semiconductor element, and is in the range of 5 ⁇ s to 100 ⁇ s.
  • FIG. 3 shows a timing chart of normal operation when the period T during which the command signal is on is shorter than the delay time d.
  • the signal G input to the first gate electrode 110 corresponds to the behavior of the delayed signal E.
  • the signal G turns on or off with a delay of the delay time d from the command signal output from the upper controller 001 during normal operation.
  • the signal H input to the second gate electrode 111 behaves differently from the case shown in FIG. 2.
  • the time period before the timing t1a when the command signal A falls the time that has elapsed since the command signal A rose is less than the delay time d, so no signal is output from the delay unit 103.
  • the input terminal 104b of the third AND unit 104 which does not pass through the delay unit 103, is off. Therefore, the signal F output from the third AND unit 104 and the signal H output from the second AND unit 106 remain off, and the signal H of the second gate electrode 111 is also off. In this way, the present invention can be applied even when the period T is shorter than the delay time d.
  • FIG. 4 is a timing chart showing a case where an abnormality is detected in the power conversion device.
  • command signal A turns on at time t1
  • collector current Z of dual gate IGBT 112 turns on at time t2, which is delayed by delay time d, in the same way as in the case shown in FIG. 2.
  • the power conversion device 600 has an abnormality detection unit that turns off the output of the host controller 001 when detecting an abnormality in the system.
  • the abnormality detection unit detects some kind of abnormality (e.g., overcurrent, overvoltage, overtemperature, etc.)
  • command signals A, B, and C output from the host controller 001 are all turned off.
  • the operation of delay unit 103 causes signal E on signal line 107 of delay unit 103 to remain on even after time t7.
  • delay units 203 and 303 also remain on.
  • the protection circuit 002 determines that an abnormality has occurred in the power conversion device 600 when all command signals output from the upper controller 001 are turned off.
  • the protection circuit 002 switches the state of the cutoff determination signal D from on to off.
  • the cutoff determination signal D is turned off, the photocouplers 102, 202, and 302 are turned off and the outputs of the buffer units 116, 216, and 316 are turned off.
  • the outputs of the logical product units 105, 106, 205, 206, 305, and 306 are turned off, and the gate voltages of all the multi-gate semiconductors are turned off and cut off.
  • the collector current of the multi-gate semiconductor device can be cut off without delay, thereby maintaining the safety of the power conversion device as a system using the multi-gate semiconductor device.
  • the signal lines from the upper controller that are input to the protection circuit 002 are input in pairs, for example, 003 and 004, but this is not limited to this. If the signal lines 004, 006, and 008 to which the command signals A, B, and C respectively return are electrically connected, and the signal lines 004, 006, and 008 have a common potential, the protection circuit 002 only needs to be connected to the signal lines 003, 005, and 007 and the ground potential lines for these signals, thus making it possible to reduce the number of wires in the power conversion device 600.
  • photocouplers 101, 201, 301, 102, 202, and 302 are used to ensure insulation between the host controller 001 and the gate driver 400 to which a high voltage is applied, but this is not limited to this. Any means that allows signal transmission while ensuring electrical insulation, such as optical fiber or a pulse transformer, can provide the same effect.
  • the cutoff determination signal D of the protection circuit 002 is input to a daisy-chain diode, but it is also possible to adopt a means of transmitting signals in parallel by providing individual wiring for each photocoupler.
  • the logic is configured so that the ON state of the cutoff determination signal D represents a normal operating state. This is to provide a fail-safe configuration in which, if an optical component with a short life span such as a photocoupler breaks down, the cutoff determination signal D automatically turns OFF, stopping the system. It is also possible to invert the logic configuration so that the OFF state of the cutoff determination signal D represents a normal operating state, and the ON state represents an abnormality detection state.
  • the shutoff determination signal D is input to photocouplers connected in a daisy chain. This is because if an abnormality occurs anywhere in the daisy chain, no current flows through the photocouplers, making it possible to automatically shut down the system.
  • the second embodiment is different from the first embodiment in that it determines that an abnormality has occurred in the protection circuit 002 when the state in which all of the command signals are off continues for a predetermined period of time.
  • the predetermined period is a dead time.
  • composition 5 is a diagram showing a power conversion device using a protection circuit according to the second embodiment.
  • the protection circuit 0021 has A/D conversion units 401, 402, and 403, a logical OR unit 404, a timer counter 405, and a D/A conversion unit 406.
  • the A/D conversion units 401, 402, and 403 function as a first receiving unit 0021a to which a command signal output from the upper controller 001 is input.
  • the D/A conversion unit 406 generates a shutoff determination signal D for stopping the output of the multi-gate semiconductor element included in the semiconductor circuit 500.
  • the shutoff determination signal D is output from the output unit 012b to the photocouplers 102, 202, and 302, and is fed back to the receiving unit 0021c.
  • A/D conversion unit 401 operates to output Hi or Lo depending on the voltage between signal lines 003 and 004, which indicates whether command signal A is on or off. Similarly, A/D conversion unit 402 outputs Hi or Lo based on the voltage between signal lines 005 and 006, and A/D conversion unit 403 outputs Hi or Lo based on the voltage between signal lines 007 and 008.
  • the digital signals generated in the A/D conversion units 401, 402, and 403 are input to the logical OR unit 404.
  • the logical OR unit 404 outputs a Hi signal if at least one of the signals output from the A/D conversion units contains a Hi signal, and outputs a Lo signal if all of the signals are Lo.
  • the timer counter 405 is connected to the logical OR unit 404.
  • the timer counter 405 outputs a Lo signal if the period during which the input signal is in the Lo state continues longer than the dead time Td, and outputs a Hi signal otherwise.
  • the D/A conversion unit 406 converts the signal output from the timer counter 405 into an analog signal and outputs it as a cutoff determination signal D.
  • the protection circuit 0021 when any of the command signals A to C is on, or when the command signals A to C include a signal that is turned off but the off period is equal to or shorter than the dead time Td, the protection circuit 0021 outputs a signal in the Hi state as the shutoff determination signal D. On the other hand, when the state in which all of the command signals A to C are off continues for longer than the dead time Td, the protection circuit 0021 outputs a signal in the Lo state as the shutoff determination signal D. In this way, the protection circuit 0021 detects an abnormality based on the state of the command signals.
  • Fig. 6 is a diagram showing a timing chart of the power conversion device according to the second embodiment
  • Fig. 7 is a diagram showing a timing chart of a power conversion device as a comparative example.
  • a period called dead time is provided in which both elements connected in series are off to prevent elements connected in series from turning on at the same time and causing a power supply short circuit.
  • This dead time may overlap between the U phase, V phase, and W phase, causing all command signals to temporarily turn off, depending on the design of the control commands.
  • An example is shown in Figure 7.
  • command signals A and B are both off during the dead time from time t3 to t3d, and command signal C is also off.
  • protection circuit 002 operates at this point and shuts off the multi-gate semiconductor elements.
  • the protection circuit 002 determines that an abnormality has occurred.
  • the command signals A to C are all off between t7 and t7d, and the off state continues for longer than the dead time Td.
  • the protection circuit 002 switches the state of the cutoff determination signal D from on to off and outputs it, thereby stopping the power conversion device 600.
  • the protection technology for power conversion devices has been described above in the first and second embodiments in which a dual-gate IGBT is used, but the present invention is not limited to this. It is also possible to apply the technology to a multi-gate IGBT having three or more gates.

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Abstract

本発明は、マルチゲートＩＧＢＴを用いるシステムの安全を維持することができる技術を提供するものである。　本発明の代表的な保護回路は、少なくとも１つのパルス幅変調された指令信号が入力し、前記指令信号を所定の遅延時間だけ遅延させた遅延信号を出力する遅延部を含む駆動回路と、前記駆動回路から出力された信号が入力する少なくとも１つの回路素子を有する半導体回路と、を備える電力変換装置に用いられる保護回路であって、前記半導体回路の出力を遮断させるための遮断判定信号を出力し、かつ前記遮断判定信号が前記遅延部を介さずに入力するように前記駆動回路と接続されている、ことを特徴とする。

Description

保護回路および保護方法
　本発明は、保護回路および保護方法に関する。
　ＩＧＢＴ（Insulated Gate Bipolar Transistor）は、ＧＴＯ（Gate Turn Off Thyristor）に代わる電力変換装置用のパワー半導体素子として登場して以来、開発がすすめられ高耐圧化、低損失化されてきた。
　近年、ＩＧＢＴの損失を低減する技術としてマルチゲートＩＧＢＴが考案され、開発が進められている。マルチゲートＩＧＢＴは、ＩＧＢＴ内部のキャリア濃度を制御する補助ゲート電極を有し、補助ゲート電極のオン、オフを切り換えることにより、電流遮断時（ターンオフ時）の損失を低減するものである。具体的にはＩＧＢＴがオン、すなわちコレクタとエミッタの間が導通状態のときには、すべてのゲート電極をオンにすることでＩＧＢＴ内に十分なキャリア（電荷）を供給し、導通抵抗を下げて導通損失を低減する。電流のターンオフ時には、ターンオフの一定時間前に補助ゲート電極をオフにすることによって、ＩＧＢＴ内に蓄積されたキャリアを減らし、ターンオフ損失を低減している。
　マルチゲートＩＧＢＴを駆動するためには、上述のとおりオンまたはオフの複数のパルスパターンを有するゲート指令信号をＩＧＢＴに与える必要がある。ＩＧＢＴを駆動するゲート指令信号は一般に上位のコントローラにて生成され、このコントローラからの指令信号をＩＧＢＴのゲートに接続されたバッファアンプ（以下、「ゲートドライバ」ともいう）に入力することで、ＩＧＢＴのゲート電極を制御しＩＧＢＴを駆動している。マルチゲートＩＧＢＴでは上述のとおり複数のゲート指令信号が必要となることから、上位のコントローラもこれに対応した複数出力を有する構成に変更する必要が生じ、従来システムとの互換性を維持することが難しくなる。この対策として、従来コントローラと互換性を有するマルチゲートＩＧＢＴ用のゲートドライバが特許文献１に開示されている。特許文献１によればコントローラは変更せずにゲートドライバにて複数のゲート指令信号を生成するため、従来のコントローラに、マルチゲートＩＧＢＴを接続することが可能となる。
特開２０１９－１０３２８６号公報
　特許文献１の手法によると、上位のコントローラから入力されるゲート駆動信号に対して、マルチゲートＩＧＢＴは一定時間遅延して動作する。このとき、マルチゲートＩＧＢＴにより構成されている電力変換装置に何らかの異常が発生した場合には、上位のコントローラがこれを検知し電力変換装置を停止させるためにゲート駆動信号をオフにする。しかしながら、特許文献１のゲートドライバではゲート駆動指令信号が緊急に停止されても、当該ゲートドライバはゲート駆動指令に対して一定時間遅延して動作するために保護遮断が遅れてしまい、その間にマルチゲートＩＧＢＴが破壊するという課題があった。
　本発明は上記課題を解決するものであって、マルチゲートＩＧＢＴを用いるシステムの安全を維持することができる技術を提供するものである。
　上記の課題を解決するために、本発明の代表的な保護回路は、少なくとも１つのパルス幅変調された指令信号が入力し、前記指令信号を所定の遅延時間だけ遅延させた遅延信号を出力する遅延部を含む駆動回路と、前記駆動回路から出力された信号が入力する少なくとも１つの回路素子を有する半導体回路と、を備える電力変換装置に用いられる保護回路であって、前記半導体回路の出力を遮断させるための遮断判定信号を出力し、かつ前記遮断判定信号が前記遅延部を介さずに入力するように前記駆動回路と接続されている、ことを特徴とする。
　本発明によれば、マルチゲートＩＧＢＴを用いるシステムの安全を維持することができる。
　上記した以外の課題、構成および効果は、以下の実施をするための形態における説明により明らかにされる。
図１は、第１実施形態に係る保護回路が用いられる電力変換装置を示す図である。 図２は、電力変換装置の健全動作時におけるタイミングチャートを示す図である。 図３は、指令信号がオンである期間Ｔが遅延時間ｄよりも短い場合の健全動作時のタイミングチャートを示す図である。 図４は、電力変換装置において、異常が検知された場合のタイミングチャートを示す図である。 図５は、第２実施形態に係る保護回路が用いられる電力変換装置を示す図である。 図６は、第２実施形態に係る電力変換装置のタイミングチャートを示す図である。 図７は、比較例としての電力変換装置のタイミングチャートを示す図である。
　以下では、図面を参照して、本発明の実施形態を説明する。
　本開示において、信号線に信号がある状態または端子に信号が入力された状態をＯＮ（以下、「オン」という。）とし、また、信号線に信号がない状態または端子に信号が入力されていない状態をＯＦＦ（以下、「オフ」という。）とする。オンの場合は「Ｈｉ」または「Ｈ」とも表示し、オフの場合を「Ｌｏ」または「Ｌ」とも表示する。例えば、オフの状態を０Ｖとし、オンの状態を電圧が印加された状態とすることができる。ただし、０Ｖに限定されず、基準となる電位を用いてもよい。また、電圧でなく電流を適用してもよい。
　また、ＡとＢが「接続」するとは、Ａ（またはＢ）から出力する信号がＢ（またはＡ）に入力する関係をいう。ＡまたはＢは回路の構成要素または回路素子の端子である。
［第１実施形態］
（構成）
　図１は、第１実施形態に係る保護回路が用いられる電力変換装置を示す図である。保護回路００２が用いられる電力変換装置６００は、少なくとも１つのパルス幅変調された指令信号Ａ、Ｂ、Ｃが入力し、指令信号を所定の遅延時間だけ遅延させた遅延信号を出力する遅延部１０３を含む駆動回路（以下、「ゲートドライバ」ともいう。）４００と、駆動回路４００から出力された信号が入力する少なくとも１つの回路素子１１２を有する半導体回路５００とを備える。保護回路００２は、半導体回路５００の出力を遮断させる遮断判定信号Ｄを出力し、かつ遮断判定信号Ｄが遅延部１０３を介さずに入力するように駆動回路４００と接続されている。以下、電力変換装置６００の構成を説明する。
　上位コントローラ００１は、少なくとも１つのパルス幅変調（ＰＷＭ、Pulse Width Modulation）がされた指令信号を出力する。ここでは、３つの指令信号Ａ、Ｂ、Ｃが生成される様子が示される。指令信号Ａは、信号線００３を介してフォトカプラ１０１および保護回路００２に入力され、信号線００４を介して上位コントローラ００１に帰還する。フォトカプラ１０１は、上位コントローラ００１とゲートドライバ４００の間を絶縁し、かつ上位コントローラ００１から出力された指令信号Ａをゲートドライバ４００に伝達する。同様に、指令信号Ｂは、信号線００５を介してフォトカプラ２０１および保護回路００２に入力され、信号線００６を介して上位コントローラ００１に帰還する。指令信号Ｃは、信号線００７を介してフォトカプラ３０１および保護回路００２に入力され、信号線００８を介して上位コントローラ００１に帰還する。
　なお、ここでは、フォトカプラ１０１は上位コントローラ００１から出力された指令信号Ａが入力され、指令信号Ａは論理積部１０４の入力端子１０４ｂおよび遅延部１０３に入力する。このように、指令信号Ａがフォトカプラ１０１を介してゲートドライバ４００に入力する構成が示されているが、フォトカプラ１０１を省略し、上位コントローラ００１が論理積部１０４の入力端子１０４ｂおよび遅延部１０３に指令信号Ａを入力する構成としてもよい。同様に、フォトカプラ２０１と３０１についても、フォトカプラ１０１と同様に、省略する構成としてもよい。
　保護回路００２は、上位コントローラ００１から出力される指令信号Ａ、Ｂ、Ｃが入力される第１受信部００２ａと、フォトカプラ１０２へ遮断判定信号Ｄを出力する信号出力部００２ｂと、遮断判定信号Ｄが入力される第２受信部００２ｃを備える。保護回路００２は、上位コントローラ００１から出力される指令信号Ａ、Ｂ、Ｃを受信する。保護回路００２は、指令信号Ａ、Ｂ、Ｃのすべてがオフとなる状態が所定期間だけ継続した場合、異常が発生したと判定し、半導体回路５００の出力を停止させるための遮断判定信号Ｄの状態を切り替えて出力する。保護回路００２は遮断判定信号Ｄが遅延部１０３を介さずに入力するようにゲートドライバ４００と接続されており、また、遮断判定信号Ｄはゲートドライバ４００から出力される遅延信号の出力を遮断するために用いられる。遮断判定信号Ｄは、信号線００９を介してデイジーチェーン状に接続されたフォトカプラ１０２、２０２、３０２に入力し、信号線０１０を介して保護回路００２に帰還する。
　なお、ここでは、フォトカプラ１０２は保護回路００２から出力された遮断判定信号Ｄが入力され、遮断判定信号Ｄは論理積部１０５の入力端子１０５ｂおよび論理積部１０６の入力端子１０６ｂに入力する。このように、遮断判定信号Ｄがフォトカプラ１０２を介してゲートドライバ４００に入力する構成が示されているが、フォトカプラ１０２を省略し、保護回路００２が論理積部１０５の入力端子１０５ｂおよび論理積部１０６の入力端子１０６ｂに遮断判定信号Ｄを入力する構成としてもよい。同様に、フォトカプラ２０２と３０２についても、フォトカプラ１０２と同様に、省略する構成としてもよい。
　ゲートドライバ４００には、論理積部１０４、１０５、１０６と遅延部１０３とを含む１組の回路が含まれており、この１組の回路が、半導体回路５００に含まれる回路素子の数と同数設けられている。ゲートドライバ４００は、フォトカプラ１０１、２０１、３０１を介して指令信号が入力され、所定の遅延時間だけ遅延させた遅延信号を出力して、後段の半導体回路５００を駆動させる。
　次に、ゲートドライバ４００に含まれる回路について、名称と符号を付けて詳細に説明する。ゲートドライバ４００に含まれる１組の回路は、指令信号Ａを所定の遅延時間だけ遅延させた遅延信号を出力する遅延部１０３と、第１の入力端子１０５ａと第２の入力端子１０５ｂの間の入力の論理積を算出し、第１の出力端子１０５ｃから出力する第１の論理積部１０５と、第３の入力端子１０６ａと第４の入力端子１０６ｂの間の入力の論理積を算出し、第２の出力端子１０６ｃから出力する第２の論理積部１０６と、第５の入力端子１０４ａと第６の入力端子１０４ｂの間の入力の論理積を算出し、第３の出力端子１０４ｃから出力する第３の論理積部１０４と、を有する。同様に、遅延部２０３と論理積部２０５、２０６、２０９が１組の回路を構成し、遅延部３０３と論理積部３０５、３０６、３０４が１組の回路を構成する。
　接続関係について説明すると、第３の論理積部１０４の第３の出力端子１０４ｃは、第２の論理積部１０６の第３の入力端子１０６ａと接続する。遅延部１０３は、第１の論理積部１０５の第１の入力端子１０５ａおよび第３の論理積部１０４の第５の入力端子１０４ａに接続される。また、第１の論理積部１０５の第２の入力端子１０５ｂおよび第２の論理積部１０６の第４の入力端子１０６ｂは、保護回路００２に接続する。前記指令信号Ａは、第３の論理積部１０４の第６の入力端子１０４ｂは、指令信号Ａが入力される。
　ゲートドライバ４００は、２つの入力信号により制御される。１つめの入力信号は指令信号である。指令信号Ａは、信号線００３を通り、フォトカプラ１０１を介してゲートドライバ４００に入力する。同様に、指令信号Ｂは、信号線００５を通り、フォトカプラ２０１を介してゲートドライバ４００に入力する。指令信号Ｃは、フォトカプラ３０１を介してゲートドライバ４００に入力する。これらの指令信号は、ゲートドライバ４００を経由して所定の遅延時間だけ遅延された遅延信号となり、半導体回路５００に含まれるデュアルゲートＩＧＢＴのゲート電極の電圧を制御する。２つめの入力信号は、遮断判定信号Ｄである。上位コントローラ００１とゲートドライバ４００と半導体回路５００を含む電力変換装置のシステムが健全動作時には遮断判定信号Ｄはオンであり、システムの異常動作時には遮断判定信号Ｄはオフとなる。遮断判定信号Ｄがフォトカプラ１０２、２０２、３０２を介してゲートドライバ４００に入力される。バッファ部１１５は、フォトカプラ１０１の発光時に出力があり、消灯時に出力がない回路素子である。バッファ部１１５とフォトカプラ１０１の間の関係は、バッファ部１１６はフォトカプラ１０２、バッファ部２１５とフォトカプラ２０１、バッファ部２１６とフォトカプラ２０２、バッファ部３１５とフォトカプラ３０１、バッファ部３１６とフォトカプラ３０２、の間にも同様に成立する。
　次に、半導体回路５００に含まれる、回路素子１１２と２１２、３１２について説明する。回路素子１１２は、第１のゲート電極（以下、「制御端子」ともいう）１１０および第２のゲート電極１１１を有するマルチゲート半導体素子である。同様の構造は、回路素子２１２と３１２にも備えられている。マルチゲート半導体素子は、たとえばデュアルＩＧＢＴである。マルチゲート半導体素子１１２と２１２は、プラス電源線０１１とマイナス電源線０１３との間に２直列で接続され、インバータ回路を構成している。インバータ回路の入出力線０１２は２直列のマルチゲート半導体素子の接続点に接続されている。一般的な３相交流用インバータは、この２直列のインバータ回路を３つ並列に電源線に接続することで構成する。上述のマルチゲート半導体素子１１２と２１２から構成されるインバータ回路は３相のうちの例えばＵ相を構成した例を図示しており、マルチゲート半導体素子３１２はその他の相、例えばＶ相のインバータ回路の２直列のプラス電源線側のデュアルゲートＩＧＢＴを構成することができる。
　次にデッドタイムについて説明する。インバータ回路を構成するマルチゲート半導体素子１１２と２１２の指令信号ＡとＢは、同時にオンになるとマルチゲート半導体素子１１２と２１２が同時にオンとなりプラス電源線０１１とマイナス電源線０１３の間を短絡してしまうために、一方がオンの場合にはもう一方は必ずオフにする。このオンからオフへの切り替えの際に、指令信号ＡとＢの出力を同時に切り替えると、制御のばらつきなどで一方のオフが遅れた際にもう一方がオンになってしまい、両方が同時にオンになる場合が生じることが懸念される。このため、出力を切り替える時には、指令信号ＡとＢの両方をオフにする期間、いわゆるデッドタイムが設定されている。デッドタイムは、上位コントローラ００１において予め設定される。指令信号ＡとＢは、上述のようにそれぞれデッドタイムを挟んでオンまたはオフを繰り返している。
　指令信号Ａ、Ｂ、Ｃは、保護回路００２にも入力されており、これらが全てオフになると保護回路００２の出力もオフになる。通常は上述した様にデッドタイム以外は必ずインバータ回路のどちらかのマルチゲート半導体素子が出力をしており、保護回路００２の出力である遮断判定信号Ｄはオンとなっている。
（健全動作時のタイミングチャート）
　図２は、電力変換装置の健全動作時におけるタイミングチャートを示す図である。指令信号Ａ、Ｂ、Ｃのチャートは、それぞれ図１の信号線００３、００５、００７において検出される場合を示す。遮断判定信号Ｄのチャートは、信号線００９において検出される場合を示す。遅延信号Ｅのチャートは、信号線１０７において検出される場合を示す。信号Ｆのチャートは、第３の論理積部１０４と第２の論理積部１０６の間において検出される場合を示す。信号Ｇのチャートは、マルチゲート半導体素子１１２の第１のゲート電極１１０に入力される信号を示す。信号Ｈのチャートは、マルチゲート半導体素子１１２の第２のゲート電極１１１に入力される信号を示す。コレクタ電流Ｚは、マルチゲート半導体素子１１２のコレクタ１１３からエミッタ１１４に流れる電流である。ここで、第２のゲート電極１１１はＩＧＢＴ内部に蓄積されたキャリア密度の増減を制御する端子であり、マルチゲート半導体素子のオンまたはオフ、すなわちコレクタ電流Ｚの通電または遮断は、第１のゲート電極１１０によって制御される。例えば、マルチゲート半導体素子１１２の第１のゲート電極１１０に印加される電圧がデュアルゲートオンの閾値を超えると、マルチゲート半導体素子１１２が駆動し、コレクタ電流ＺはＨｉになり電流が流れる。
　時刻ｔ１において指令信号Ａがオンし、遅延時間ｄだけ遅れた時刻ｔ２において、遅延信号Ｅがオンに反転する。この時、健全動作状態であるのため、保護回路００２の遮断判定信号Ｄはオンになっている。信号線１０８におけるバッファ部１１６の出力もオンになるため、信号Ｅがオンに反転すると同時に第１の論理積部１０５から出力される信号Ｇもオンに反転し、第１のゲート電極１１０がオンにされる。また、信号Ｅがオンになると同時に第３の論理積部１０４から出力される信号Ｆもオンになるため、第２の論理積部１０６から出力される信号Ｈがオンに反転し、第２のゲート電極１１１もオンにされる。第１のゲート電極１１０がオンになり、かつ第２のゲート電極１１１によってキャリア密度が制御された状態が形成される。結果として、マルチゲート半導体素子１１２において、コレクタ電流ＺはＨｉになり電流が流れる。
　なお、デッドタイムは、ｔ３とｔ３ｄの間の期間Ｔｄに該当する。この期間Ｔｄはマルチゲート半導体素子１１２の定格電圧および定格電流に基づいて設定されるものであり、一般的にはおおむね５μｓ～１０μｓの範囲である。
　次に時刻ｔ３において指令信号Ａがオフになると、バッファ部１１５から出力される信号がオフになり、第３の論理積部１０４から出力される信号Ｆがオフになる。その結果、第２の論理積部１０６から出力される信号Ｈもオフになり、第２のゲート電極１１１がオフにされる。遅延時間ｄが経過した時刻ｔ４において、遅延部１０３から出力される信号Ｅがオフになり、第１の論理積部１０５から出力される信号Ｇがオフになる。その結果、第１のゲート電極１１０もオフにされ、コレクタ電流ＺがＬｏになりはマルチゲート半導体素子１１２が遮断される。このように第１のゲート電極１１０に先立ち第２のゲート電極１１１をオフにさせることにより、デュアルゲートＩＧＢＴ１１２内に蓄積されたキャリアを減らし、電流遮断時の損失を低減させる。この遅延時間ｄは適用されるはマルチゲート半導体素子の定格電圧および定格電流などに基づいて設定され、５μｓ～１００μｓの範囲である。
　なお、ＰＷＭ制御において、指令信号がオンである期間Ｔが遅延時間ｄよりも短い場合を説明する。図３は、指令信号がオンである期間Ｔが遅延時間ｄよりも短い場合の健全動作時のタイミングチャートを示す図である。
　この場合、第１のゲート電極１１０に入力される信号Ｇは、遅延信号Ｅの挙動に対応する。図２に示される場合と同様に、信号Ｇは、健全動作時において上位コントローラ００１から出力される指令信号に対して遅延時間ｄだけ遅れてオン、またはオフとなる。
　一方で、第２のゲート電極１１１に入力される信号Ｈは、図２に示される場合と異なる動作をする。指令信号Ａが立ち下がるｔ１ａのタイミングより前の時間帯においては、指令信号Ａの立ち上がりからの経過時間が遅延時間ｄに満たないため、遅延部１０３から信号は出力されない。また、ｔ１ａ以降は指令信号Ａがオフのため、遅延部１０３を介しない第３の論理積部１０４の入力端子１０４ｂはオフとなる。したがって第３の論理積部１０４から出力される信号Ｆおよび第２の論理積部１０６から出力される信号Ｈはオフのままとなり、第２のゲート電極１１１の信号Ｈもオフとなる。このように、期間Ｔが遅延時間ｄよりも短い場合においても、本発明を適用することが可能である。
（異常検知時のタイミングチャート）
　続いて、異常検知時に、遅延判定信号Ｄにより電力変換装置６００の動作を停止させる場合を説明する。
　図４は、電力変換装置において、異常が検知された場合のタイミングチャートを示す図である。まず、時刻ｔ１において指令信号Ａがオンになると、図２に示される場合と同様に、遅延時間ｄだけ遅れた時刻ｔ２において、デュアルゲートＩＧＢＴ１１２のコレクタ電流Ｚがオンになる。
　ここで、電力変換装置６００は、システムの異常検知に、上位コントローラ００１の出力をオフにする異常検知部を有する。時刻ｔ７において、異常検知部により何らかの異常（例えば、過電流や過電圧、過温度など）が検知されると、上位コントローラ００１から出力される指令信号Ａ、Ｂ、Ｃが全てオフになる。しかしながら指令信号Ａ、Ｂ、Ｃがオフにされても、遅延部１０３の動作により遅延部１０３の信号線１０７における信号Ｅは、時刻ｔ７以降もオンを保持してしまう。同様に、遅延部２０３、３０３についても、オンを保持してしまう。
　そこで第１実施形態では、保護回路００２は、上位コントローラ００１から出力される指令信号が全てオフとなった場合に、電力変換装置６００に異常が発生したと判定する。保護回路００２は、遮断判定信号Ｄの状態をオンからオフに切り替える。遮断判定信号Ｄがオフになると、フォトカプラ１０２、２０２、３０２が消灯され、バッファ部１１６、２１６、３１６の出力がオフとなる。論理積部１０５、１０６、２０５、２０６、３０５、３０６の出力がオフにされ、全てのマルチゲート半導体のゲート電圧がオフになり遮断される。
（作用・効果）
　上述のように実施形態に係る電力変換装置用の保護回路においては、異常が検知された場合に、遅滞なくマルチゲート半導体素子のコレクタ電流を遮断することができる。これにより、マルチゲート半導体素子を用いたシステムとしての電力変換装置の安全を維持することができる。
　なお、図１では保護回路００２に入力する上位コントローラからの信号線は２本１組、例えば００３と００４の組合せで保護回路００２に入力しているが、これに限られるものではない。指令信号Ａ、Ｂ、Ｃそれぞれが帰還する信号線００４、００６、００８が電気的に接続されており、かつ信号線００４、００６、００８が共通の電位を有している場合、保護回路００２の接続は信号線００３、００５、００７およびそれらの信号のグランド電位線だけでよい、こうして、電力変換装置６００における配線数を減らすことが可能となる。
　また、第１実施形態では上位コントローラ００１と高電圧が印加されるゲートドライバ４００との絶縁確保のためにフォトカプラ１０１、２０１、３０１、１０２、２０２、３０２を用いた形態を示したが、これに限定されるものではない。光ファイバやパルストランスなどの電気的な絶縁を確保したうえで信号伝達を可能とする手段であれば、同様の効果を得られる。さらに、図１において保護回路００２の遮断判定信号Ｄはデイジーチェーン状のダイオードに入力されているが、それぞれのフォトカプラに対する配線を個別に設けてパラレルに信号を伝達する手段を採用することも可能である。
　なお、上述の例では遮断判定信号Ｄがオンの状態を健全動作状態となる様に論理を構成しているが、これは寿命が短いフォトカプラなどの光部品が故障した場合に、自ずと遮断判定信号Ｄがオフとなり、システムを停止させるフェールセーフ構成とするためである。論理構成を反転させて遮断判定信号Ｄがオフの状態を健全動作状態、オンの状態を異常検知状態とすることも可能である。
　さらに、第１実施形態では遮断判定信号Ｄをデイジーチェーン状に接続されたフォトカプラに入力させている。このことは、デイジーチェーン上のいずれかの箇所で異常があった場合にフォトカプラに電流が流れなくなり、システムを自ずと停止させることを可能とするためである。
［第２実施形態］
　第２実施形態の特徴は、指令信号の全てがオフになる状態が所定期間より長く継続した場合に保護回路００２において異常が発生したと判定する点で、第１実施形態と異なる。ここで、所定期間はデッドタイムである。以下の説明において、上述の第１実施形態と同一又は同等の構成要素については同一の符号を付し、その説明を簡略又は省略する。
（構成）
　図５は、第２実施形態に係る保護回路が用いられる電力変換装置を示す図である。図５に示されるように、保護回路００２１は、Ａ／Ｄ変換部４０１、４０２、４０３、論理和部４０４、タイマカウンタ４０５、Ｄ／Ａ変換部４０６を有する。Ａ／Ｄ変換部４０１、４０２、４０３は、上位コントローラ００１から出力される指令信号が入力する第１受信部００２１ａとして機能する。Ｄ／Ａ変換部４０６は、半導体回路５００に含まれるマルチゲート半導体素子の出力を停止させるための遮断判定信号Ｄを生成する。遮断判定信号Ｄは、出力部０１２ｂからフォトカプラ１０２、２０２、３０２へ出力され、受信部００２１ｃへ帰還する。
　Ａ／Ｄ変換部４０１は、指令信号Ａのオンまたはオフを示す信号線００３と００４の間の電圧に応じて、ＨｉまたはＬｏを出力するように動作する。同様に、Ａ／Ｄ変換部４０２は信号線００５と００６の間の電圧に基づいてＨｉまたはＬｏを出力し、Ａ／Ｄ変換部４０３は信号線００７と００８の間の電圧に基づいてＨｉまたはＬｏを出力する。
　Ａ／Ｄ変換部４０１、４０２、４０３において生成されたディジタル信号は、論理和部４０４に入力される。論理和部４０４は、Ａ／Ｄ変換部から出力される信号の少なくとも１つにＨｉが含まれる場合にＨｉの信号を出力し、いずれもがＬｏの場合にＬｏの信号を出力する。
　タイマカウンタ４０５は、論理和部４０４に接続される。タイマカウンタ４０５は、入力される信号がＬｏの状態である期間がデッドタイムＴｄより長く継続した場合にＬｏの信号を出力し、それ以外の場合はＨｉの信号を出力する。Ｄ／Ａ変換部４０６は、タイマカウンタ４０５から出力される信号をアナログ信号に変換し、遮断判定信号Ｄとして出力する。
　このような構成により、指令信号ＡからＣのうちのいずれかがオンである場合、または指令信号ＡからＣのうちにオフになる信号が含まれていてもオフの期間がデッドタイムＴｄ以下である場合、保護回路００２１は、遮断判定信号ＤとしてＨｉの状態の信号を出力する。一方で、指令信号ＡからＣが全てオフになる状態がデッドタイムＴｄより長く継続した場合、保護回路００２１は、遮断判定信号ＤとしてＬｏの状態の信号を出力する。このように、保護回路００２１において、指令信号の状態に基づいて、異常の検知が行われる。
（タイミングチャート）
　図６は、第２実施形態に係る電力変換装置のタイミングチャートを示す図である。また、図７は、比較例としての電力変換装置のタイミングチャートを示す図である。
　インバータ回路を有するシステムにおいては、上述したように直列に接続された素子が同時にオンしてしまって電源短絡を発生させないように、デッドタイムという直列接続の素子の両方がオフになる期間を設けている。このデッドタイムがＵ相、Ｖ相、Ｗ相の間で重なってしまい、一時的に全ての指令信号がオフになることが、制御指令の設計によっては発生する場合がある。図７にその例を示す。図７において時刻ｔ３からｔ３ｄの間は指令信号ＡおよびＢはいずれもデッドタイム中のため両方ともオフであり、また、指令信号Ｃもオフになっている。このため、時刻ｔ３において、全てのマルチゲート半導体素子がオフすることとなる。第１実施形態では、この時点で保護回路００２が動作してマルチゲート半導体素子を遮断してしまう。
　上述のような誤作動が発生することを防止するため、第２実施形態においては、図６に示される様に、指令信号Ａ、Ｂ、Ｃの全てがオフになる状態がデッドタイムＴｄより長く継続した場合、保護回路００２は、異常が発生したと判定する。図６において、ｔ７からｔ７ｄの間、指令信号ＡからＣが全てオフになり、オフの状態がデッドタイムＴｄ以上継続している。保護回路００２は、指令信号が全てオフになる状態がデッドタイムＴｄより長く継続した後に、遮断判定信号Ｄの状態をオンからオフに切り替えて出力し、電力変換装置６００を停止させる。
（作用・効果）
　上述のように、インバータ回路を有するシステムにおいては、デッドタイムを設けることが必要である。第２実施形態において、デッドタイムがある場合でも、異常が発生しているかどうか判定することができ、マルチゲートＩＧＢＴを用いたシステムとしての電力変換装置の安全を維持することができる。
　また、この構成によれば、様々なオンおよびオフの制御が必要になるパルスパターンのインバータシステムに適用した際にも、誤検知無く異常を判定して確実にシステムを停止でき、マルチゲートＩＧＢＴを用いたシステムとしての電力変換装置の安全を維持することができる。
　以上、電力変換装置用の保護技術について、第１実施形態および第２実施形態においてはデュアルゲートＩＧＢＴを適用した場合を説明したが、本発明はこれに限定されるものではない。３つ以上のゲートを有するマルチゲートＩＧＢＴの場合に適用することも可能である。
　以上、本発明の実施の形態について説明したが、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
００１：上位コントローラ
００２、００２１：保護回路
００３、００５、００７：指令信号の信号線
００４、００６、００８：指令信号が帰還する信号線
００９：遮断判定信号の信号線
０１０：遮断判定信号が帰還する信号線
０１１：プラス電源線
０１２：入出力線
０１３：マイナス電源線
１０１、２０１、３０１、１０２、２０２、３０２：フォトカプラ
１０３、２０３、３０３：遮断判定信号の遅延部
１０４、１０５、１０６、２０４、２０５、２０６、３０４、３０５、３０６：論理積部
１０７、２０７、３０７：遅延信号の信号線
１０８、２０８、３０８：遮断判定信号の信号線
１０９、２０９、３０９：論理積部の出力側の信号線
１１０、２１０、３１０：第１のゲート電極
１１１、２１１、３１１：第２のゲート電極
１１２、２１２、３１２：マルチゲート半導体素子
１１３、２１３、３１３：コレクタ端子
１１４、２１４、３１４：エミッタ端子
１１５、１１６、２１５、２１６、３１５、３１６：バッファ部
４００：ゲートドライバ
４０１、４０２、４０３：Ａ／Ｄ変換部
４０４：論理和部
４０５：タイマカウンタ
４０６：Ｄ／Ａ変換部
５００：半導体回路
６００：電力変換装置

Claims (8)

  1. 　少なくとも１つのパルス幅変調された指令信号が入力し、前記指令信号を所定の遅延時間だけ遅延させた遅延信号を出力する遅延部を含む駆動回路と、前記駆動回路から出力された信号が入力する少なくとも１つの回路素子を有する半導体回路と、を備える電力変換装置に用いられる保護回路であって、
    　前記半導体回路の出力を遮断させるための遮断判定信号を出力し、かつ前記遮断判定信号が前記遅延部を介さずに入力するように前記駆動回路と接続されている、ことを特徴とする保護回路。
  2. 　前記遮断判定信号は、前記指令信号が全てオフになる状態が所定期間より長く継続した後に、状態が切り替えられる、ことを特徴とする請求項１に記載の保護回路。
  3. 　前記回路素子は、第１の制御端子および第２の制御端子を有するマルチゲート半導体素子である、ことを特徴とする請求項１または請求項２に記載の保護回路。
  4. 　前記駆動回路は、
    　第１の入力端子と第２の入力端子の間の入力の論理積を演算し、第１の出力端子から出力する第１の論理積部と、
    　第３の入力端子と第４の入力端子の間の入力の論理積を演算し、第２の出力端子から出力する第２の論理積部と、
    　第５の入力端子と第６の入力端子の間の入力の論理積を演算し、第３の出力端子から出力する第３の論理積部と、
    を有し、
    　前記第３の論理積部の前記第３の出力端子は、前記第２の論理積部の前記第３の入力端子と接続し、
    　前記遅延部は、前記第１の論理積部の前記第１の入力端子および前記第３の論理積部の前記第５の入力端子に接続され、
    　前記保護回路は、前記第１の論理積部の前記第２の入力端子および前記第２の論理積部の前記第４の入力端子に接続され、
    　前記指令信号は、前記第３の論理積部の前記第６の入力端子に入力し、
    　前記マルチゲート半導体素子の前記第１の制御端子は、前記第１の論理積部の前記第１の出力端子と接続し、
    　前記マルチゲート半導体素子の前記第２の制御端子は、前記第２の論理積部の前記第２の出力端子と接続する、ことを特徴とする請求項３に記載の保護回路。
  5. 　前記保護回路は、
    　前記指令信号が入力するＡ／Ｄ変換部と、
    　前記Ａ／Ｄ変換部と接続し、前記指令信号が全てオフの状態である場合に、オンの状態の信号を出力する論理和部と、
    　前記論理和部と接続し、前記オフの状態である期間が所定期間より長く継続した後に、前記遮断判定信号の状態を切り替えて出力するタイマカウンタと、を有することを特徴とする請求項１から請求項４のいずれか１項に記載の保護回路。
  6. 　前記指令信号は、第１のフォトカプラを介して前記駆動回路に入力し、
    　前記遮断判定信号は、第２のフォトカプラを介して前記駆動回路に入力する、ことを特徴とする請求項１から請求項５のいずれか１項に記載の保護回路。
  7. 　少なくとも１つのパルス幅変調された指令信号が入力し、前記指令信号を所定の遅延時間だけ遅延させた遅延信号を出力する遅延部を含む駆動回路と、前記駆動回路から出力された信号が入力する少なくとも１つの回路素子を有する半導体回路と、を備える電力変換装置に用いられる保護方法であって、
    　前記半導体回路の出力を遮断させるための遮断判定信号を出力し、かつ前記遮断判定信号を前記遅延部を介さずに前記駆動回路に入力させる遮断判定ステップと、を有することを特徴とする保護方法。
  8. 　前記遮断判定ステップにおいて、
    　前記遮断判定信号は、前記指令信号が全てオフになる状態が所定期間より長く継続した後に、状態が切り替えられる、ことを特徴とする請求項７に記載の保護方法。
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