JPH09129821A - 半導体パワーモジュールおよび複合パワーモジュール - Google Patents

半導体パワーモジュールおよび複合パワーモジュール

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JPH09129821A
JPH09129821A JP7283546A JP28354695A JPH09129821A JP H09129821 A JPH09129821 A JP H09129821A JP 7283546 A JP7283546 A JP 7283546A JP 28354695 A JP28354695 A JP 28354695A JP H09129821 A JPH09129821 A JP H09129821A
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Abstract

(57)【要約】 【課題】 一部の半導体パワースイッチング素子に負担
が集中するのを防止する。 【解決手段】 モジュール１０ａ（１０ｂ）の診断回路
ＰＣは、例えばセンシング回路Ｓｅから送出され、ＩＧ
ＢＴ素子のコレクタ電流に比例するセンシング信号ＳSE
を、基準電圧と比較することによって、コレクタ電流に
おける異常の発生の有無を判定する。異常があれば、遮
断信号ＳSDを遮断回路ＳＤへ送出してＩＧＢＴ素子を遮
断すると同時に、異常検出信号ＳFO1（ＳFO2）を他方の
モジュール１０ｂ（１０ａ）へ送出する。モジュール１
０ｂ（１０ａ）の診断回路ＰＣは、異常検出信号ＳFO1
（ＳFO2）を受信すると、遮断信号ＳSDを遮断回路ＳＤ
へ送出してＩＧＢＴ素子を遮断する。双方の遮断信号Ｓ
SDの送出の時期が同一となるので、双方のＩＧＢＴ素子
が同時に遮断する。したがって、一方のＩＧＢＴ素子が
先に遮断して、遅れた他方のＩＧＢＴ素子に負担が集中
するということがない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、並列接続に適し
た半導体パワーモジュールおよび複数の半導体パワーモ
ジュールが並列接続されて成る複合パワーモジュールに
関し、特に、一部の半導体パワースイッチング素子に負
担が集中しないための改良に関する。
【０００２】
【従来の技術】半導体パワーモジュールは、主電流をス
イッチングする半導体パワースイッチング素子と、この
素子を駆動する駆動回路と、この素子の保護を行う保護
回路とが、一つの装置内に組み込まれて成る装置であ
る。負荷へ供給すべき電流の定格値、すなわち定格電流
を高めるためには、複数の半導体パワーモジュールを互
いに並列接続して複合パワーモジュールを構成すること
が有効である。
【０００３】図２８は、従来の複合パワーモジュールの
構成を示すブロック図である。この複合パワーモジュー
ル１００は、互いに並列接続された同一構造の２つの半
導体パワーモジュール１０７ａ，１０７ｂを備えてい
る。モジュール１０７ａ，１０７ｂのそれぞれは、１個
の主回路素子１および１個ないし複数の主回路素子２を
備えている。これらの主回路素子１、２は互いに並列接
続されており、それぞれ、ＩＧＢＴ素子およびこの素子
と並列接続されたフリーホイールダイオード（ＦＷＤ）
素子とを有している。
【０００４】モジュール１０７ａに備わるコレクタ端子
Ｃには、モジュール１０７ａ内のすべてのＩＧＢＴ素子
のコレクタ電極が接続されており、エミッタ端子Ｅに
は、すべてのＩＧＢＴ素子のエミッタ電極が接続されて
いる。同様に、モジュール１０７ｂに備わるコレクタ端
子Ｃには、モジュール１０７ｂ内のすべてのＩＧＢＴ素
子のコレクタ電極が接続されており、エミッタ端子Ｅに
は、すべてのＩＧＢＴ素子のエミッタ電極が接続されて
いる。
【０００５】そして、モジュール１０７ａのコレクタ端
子Ｃとモジュール１０７ｂのコレクタ端子Ｃとが互いに
接続されており、双方のエミッタ端子Ｅも互いに接続さ
れている。このように、２個のモジュール１０７ａ，１
０７ｂは、互いに並列接続されることによって、負荷へ
供給する電流を分担し合っている。
【０００６】主回路素子１には、駆動回路Ｄｒ、遮断回
路ＳＤ、センシング回路Ｓｅ、過大電圧検出回路ＯＶ、
および過小電圧検出回路ＵＶが接続されており、主回路
素子２には、駆動回路Ｄｒと遮断回路ＳＤとが接続され
ている。また、モジュール１０７ａ，１０７ｂのそれぞ
れには、さらに、温度検出回路ＯＴ、入出力インタフェ
ース（Ｉ／Ｏ）１０４、および診断回路１０５が備わっ
ている。
【０００７】駆動回路Ｄｒは、Ｉ／Ｏ１０４からの駆動
信号を増幅してＩＧＢＴ素子のゲート電極へと入力す
る。センシング回路Ｓｅは、主回路素子１に含まれるＩ
ＧＢＴ素子を流れる主電流に比例した大きさの電圧信号
すなわちセンシング信号を送出する。遮断回路ＳＤは、
診断回路１０５が出力する遮断信号に応答して、ＩＧＢ
Ｔ素子を遮断するようにゲート電極を駆動する。また、
過大電圧検出回路ＯＶは、ＩＧＢＴ素子のコレクタ・エ
ミッタ間電圧の大きさを検出する。さらに、過小電圧検
出回路ＵＶは、駆動回路Ｄｒ等の電源電圧が許容値以下
にまで低いことを検出する。
【０００８】温度検出回路ＯＴは、モジュール１０７
ａ，１０７ｂのそれぞれに備わる図示しない銅ベース板
の温度を検出して、温度検出信号を送出する。銅ベース
板は、主回路素子１，２が搭載される図示しないパワー
回路基板の底面に固着された導熱板であり、主回路素子
１，２で発生する損失熱を外部へと放出する機能を果た
す。主回路素子１，２に比べて発熱量が無視できるほど
に小さい回路部分である、駆動回路Ｄｒ、遮断回路Ｓ
Ｄ、センシング回路Ｓｅ、過大電圧検出回路ＯＶ、過小
電圧検出回路ＵＶ、Ｉ／Ｏ１０４、および診断回路１０
５は、パワー回路基板とは別個に設けられた制御回路基
板１０３の上に展開されている。
【０００９】Ｉ／Ｏ１０４は、モジュール１０７ａ，１
０７ｂの外部に備わるインタフェース回路（Ｉ／Ｆ）１
０６ａと駆動回路Ｄｒとを中継する回路部分であり、Ｉ
／Ｆ１０６ａからの制御信号を、駆動信号として駆動回
路Ｄｒへと伝達する。診断回路１０５は、過小電圧検出
回路ＵＶ、過大電圧検出回路ＯＶ、センシング回路Ｓ
ｅ、および温度検出回路ＯＴからの検出信号にもとづい
て異常の発生の有無を判定するとともに、異常発生時に
は、遮断信号を遮断回路ＳＤへと送出する。同時に、診
断回路１０５は、異常の発生を報知する報知信号をモジ
ュール１０７ａ，１０７ｂの外部に備わるもう一つのイ
ンタフェース回路（Ｉ／Ｆ）１０６ｂへと送出する。
【００１０】Ｉ／Ｆ１０６ａ，１０６ｂは、装置１００
の外部に接続される装置すなわち外部装置と各モジュー
ル１０７ａ，１０７ｂとの間を中継する回路部分であ
り、フォトカプラ等の光結合素子を有している。一方の
Ｉ／Ｆ１０６ａは、外部から入力される制御信号を、Ｉ
／Ｏ１０４に適した入力信号に変換して伝達する。Ｉ／
Ｆ１０６ａの出力信号線は、分岐して各モジュール１０
７ａ，１０７ｂのＩ／Ｏ１０４へと接続されており、Ｉ
／Ｆ１０６ａが送出する入力信号は、各Ｉ／Ｏ１０４へ
入力される。
【００１１】他方のＩ／Ｆ１０６ｂは、診断回路１０５
が送出する報知信号を外部装置に適した信号に変換して
伝達する。各モジュール１０７ａ，１０７ｂに備わる診
断回路１０５の出力信号線は、互いに合流して単一のＩ
／Ｆ１０６ｂへと接続されており、各診断回路１０５の
いずれかが報知信号を送出すると、この報知信号はＩ／
Ｆ１０６ｂを介して外部装置へと送出される。すなわ
ち、外部装置は、複数のモジュール１０７ａ，１０７ｂ
のすべてが正常に作動しているか、または、それらのい
ずれかで異常が発生しているか、のいずれであるかを認
識可能である。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
複合パワーモジュールは、以上のように構成されるため
に、異常が発生したときの各モジュール１０７ａ，１０
７ｂの動作に時間的なずれが生じるという問題点があっ
た。図２９は、この問題点を説明するためのタイミング
チャートである。
【００１３】図２９には、２個のモジュール１０７ａ，
１０７ｂのそれぞれにおける、駆動回路Ｄｒ、診断回路
１０５等の電源電圧ＶD1，ＶD2、駆動回路Ｄｒへ入力さ
れる駆動信号ＳDr1，ＳDr2、診断回路１０５から送出さ
れる報知信号ＳFO1，ＳFO2、温度検出回路ＯＴで検出さ
れる銅ベース板の温度Ｔb1，Ｔb2、ＩＧＢＴ素子のゲー
ト・エミッタ間電圧ＶGE1，ＶGE2、ＩＧＢＴ素子のコレ
クタ・エミッタ間電圧ＶCE1，ＶCE2、ＩＧＢＴ素子を流
れる主電流すなわちコレクタ電流ＩC1，ＩC2の波形が描
かれている。また、図２９において、駆動信号ＳDr1，
ＳDr2については電圧波形が、報知信号ＳFO1，ＳFO2に
ついては電流波形がそれぞれ描かれている。
【００１４】図２９に示すように、装置１００に電源が
投入されると、電源電圧ＶD1，ＶD2が立ち上がる。電源
電圧ＶD1，ＶD2がある一定以上に達すると、過小電圧検
出回路ＵＶが作動可能な状態となる。そして、過小電圧
検出回路ＵＶは電源電圧ＶD1，ＶD2が許容値以下である
ことを検出し、検出信号を診断回路１０５へと送出す
る。診断回路１０５は、この検出信号にもとづいて、異
常の発生を検出し、報知信号ＳFO1，ＳFO2を出力する。
【００１５】電源電圧ＶD1，ＶD2が正常値に達すると、
過小電圧検出回路ＵＶは検出信号の送出を停止する。そ
の結果、診断回路１０５は報知信号ＳFO1，ＳFO2の送出
を停止する。図２９には、電源電圧ＶD1，ＶD2の立ち上
がりにともなう、報知信号ＳFO1，ＳFO2の立ち上がりと
回復の過程が描かれている。
【００１６】正常動作に移行した後、駆動回路Ｄｒ等の
動作に支障のない短い時間幅で電源電圧ＶD1が低下して
も、過小電圧検出回路ＵＶは検出信号を送出せず、装置
１００は正常動作を継続する。正常動作期間において、
駆動信号ＳDr1，ＳDr2がアクティブレベルに相当するロ
ウレベルにあるとき、ＩＧＢＴ素子は導通し、それにと
もなってコレクタ電流ＩC1，ＩC2が増加する。逆に、駆
動信号ＳDr1，ＳDr2がノーマルレベルに相当するハイレ
ベルにあるときは、ＩＧＢＴ素子は遮断し、それにとも
なってコレクタ電流ＩC1，ＩC2はゼロに引き戻される。
【００１７】図２９中の符号”ＵＶ”が付された時期に
おいて、駆動回路Ｄｒ等の動作上許容できない時間幅で
電源電圧ＶD2が低下すると、この異常はモジュール１０
７ｂの過小電圧検出回路ＵＶによって検出される。その
結果、モジュール１０７ｂの診断回路１０５は報知信号
ＳFO2を送出する。同時に、モジュール１０７ｂの診断
回路１０５は、遮断信号を遮断回路ＳＤへと送出する。
【００１８】図２９の例では、時期”ＵＶ”の前後の期
間において、駆動信号ＳDr1，ＳDr2はアクティブレベル
に相当するロウレベルとなっている。このため、少なく
とも遮断回路ＳＤが作動するまでは、双方のモジュール
１０７ａ，１０７ｂのＩＧＢＴ素子は導通状態となって
おり、コレクタ電流ＩC1，ＩC2は上昇の過程にある。そ
の後、モジュール１０７ｂの遮断回路ＳＤが遮断信号に
応答して作動すると、一方のモジュール１０７ｂのＩＧ
ＢＴ素子は遮断し、コレクタ電流ＩC2はゼロへと減少す
る。
【００１９】しかしながら、他方のモジュール１０７ａ
においては、遮断回路ＳＤが作動しないので、ＩＧＢＴ
素子は導通を継続する。このため、コレクタ電流ＩC1は
上昇を続ける。しかも、一方のモジュール１０７ｂのＩ
ＧＢＴ素子が遮断したために、負荷へ供給する電流が、
他方のモジュール１０７ａのＩＧＢＴ素子に集中する。
その結果、コレクタ電流ＩC1は過剰に上昇することとな
る。すなわち、遮断しないモジュール１０７ａのＩＧＢ
Ｔ素子に過剰な負担が加わるという問題点があった。
【００２０】つぎに、負荷が短絡する異常が発生してい
るときに、駆動信号ＳDr1，ＳDr2がロウレベルとなって
双方のモジュール１０７ａ，１０７ｂのＩＧＢＴ素子が
導通したとする。そうすると、モジュール１０７ａ，１
０７ｂの双方においてＩＧＢＴのコレクタ電流が過度に
上昇する。その結果、モジュール１０７ａ，１０７ｂの
それぞれにおいて、センシング回路Ｓｅからのセンシン
グ信号にもとづいて、診断回路１０５が異常発生を検出
する（図２９の符号”ＳＣ”が付された時期）。その結
果、遮断回路ＳＤの働きで、各モジュール１０７ａ，１
０７ｂのＩＧＢＴ素子は遮断される。
【００２１】しかしながら、双方のモジュール１０７
ａ，１０７ｂのそれぞれにおいて、診断回路１０５が異
常発生を判定する時期は必ずしも一致しない。このた
め、モジュール１０７ａ，１０７ｂのそれぞれに属する
ＩＧＢＴ素子が遮断する時期には、ずれが現れる。その
結果、遮断の時期が遅れたＩＧＢＴ素子（図２９の例で
はモジュール１０７ｂに属するＩＧＢＴ素子）には、過
剰な負担が加わる。
【００２２】図３０は、時期”ＳＣ”の前後の期間にお
けるコレクタ・エミッタ間電圧ＶCE1，ＶCE2およびコレ
クタ電流ＩC1，ＩC2の波形を拡大して示すタイミングチ
ャートである。図３０に示すように、遮断の時期が遅れ
たモジュール１０７ｂのＩＧＢＴ素子のコレクタ電流Ｉ
C2が過剰に上昇する。すなわち、遮断の時期が遅れたＩ
ＧＢＴ素子には、負荷へ供給する電流が集中する。
【００２３】図２９に戻って、ＩＧＢＴ素子が導通から
遮断へと転じた時に、コレクタ電極とエミッタ電極との
間に過大な電圧が印加される場合がある（符号”ＯＶ”
が付された時期）。例えば、コレクタ端子Ｃおよびエミ
ッタ端子Ｅと負荷とを接続する配線が異常に長い場合、
あるいは、コレクタ端子Ｃとエミッタ端子Ｅの間に介挿
されるサージ吸収回路（図示を略する）が十分な機能を
果たさない場合などに、この過大電圧が発生し得る。
【００２４】モジュール１０７ａ，１０７ｂのそれぞれ
に属する過大電圧検出回路ＯＶがそれぞれ検出するコレ
クタ・エミッタ間電圧ＶCE1，ＶCE2の検出値にもとづい
て、診断回路１０５は、過大電圧の発生を検出する。し
かしながら、モジュール１０７ａ，１０７ｂの双方にお
いて、診断回路１０５が異常を検出する時期は、必ずし
も一致しない。このため、双方においてＩＧＢＴ素子が
導通から遮断へと転じる時期にはずれが生じる。その結
果、遮断の時期が遅れたＩＧＢＴ素子には、負荷へ供給
する電流が集中し、コレクタ電流が異常に上昇する。図
２９には、モジュール１０７ｂに属するＩＧＢＴ素子の
遮断の時期が遅れたために、コレクタ電流ＩC2に異常な
上昇が現れる例が描かれている。
【００２５】つぎに、正常動作を行っている中で、銅ベ
ース板の温度が異常な高さに上昇すると、温度検出回路
ＯＴが送出する温度検出信号にもとづいて、診断回路１
０５は異常発生を検出する（符号”ＯＴ”が付された時
期）。図２９に示すように、この時期”ＯＴ”の直前ま
でモジュール１０７ａ，１０７ｂのそれぞれに属するＩ
ＧＢＴ素子が導通状態にあったとすると、診断回路１０
５と遮断回路ＳＤの働きによって、これらのＩＧＢＴ素
子は導通状態から遮断状態へと転じる。そうすること
で、ＩＧＢＴ素子等を異常な温度上昇から保護する。
【００２６】しかしながら、モジュール１０７ａ，１０
７ｂの双方において、診断回路１０５が異常を検出する
時期は、必ずしも一致しない。このため、双方において
ＩＧＢＴ素子が導通から遮断へと転じる時期にはずれが
生じる。その結果、遮断の時期が遅れたＩＧＢＴ素子に
は、負荷へ供給する電流が集中し、コレクタ電流が異常
に上昇する。図２９には、モジュール１０７ｂに属する
ＩＧＢＴ素子の遮断の時期が遅れたために、コレクタ電
流ＩC2に異常な上昇が現れる例が描かれている。
【００２７】以上に述べたように、従来の複合パワーモ
ジュールでは、並列接続された半導体パワーモジュール
の間で、異常が発生したときの保護動作に時間的なずれ
が生じ、その結果、一方のモジュールに属する半導体パ
ワースイッチング素子に負担が集中するという問題点が
あった。
【００２８】さらに、図２９には明示されないが、従来
装置では、正常動作時においても、Ｉ／Ｆ１０６ａから
Ｉ／Ｏ１０４までの配線の長さが、モジュール１０７
ａ，１０７ｂの間で不均等であることなどに起因して、
双方のモジュールの間で、入力信号の伝搬遅延時間に差
異が生じていた。その結果、Ｉ／Ｏ１０４に入力される
入力信号が変化する時期に、双方のモジュールの間でず
れが現れていた。このために、Ｉ／Ｆ１０６ａへ入力さ
れる制御信号に応答してＩＧＢＴ素子が導通および遮断
する時期に、双方のモジュールの間でずれが生じ、その
結果、正常動作時においても一部のＩＧＢＴ素子に過渡
的に負担が集中するという問題点があった。
【００２９】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、正常動作時お
よび異常発生時の半導体パワースイッチング素子の動作
に現れる時期的ずれを解消し、そのことによって、一部
の半導体パワースイッチング素子に負担が集中すること
を回避し得る複合パワーモジュール、および、この複合
パワーモジュールに適した半導体パワーモジュールを提
供することを目的とする。
【００３０】
【課題を解決するための手段】第１の発明の装置は、主
電流をスイッチングする半導体パワースイッチング素子
と、当該素子を駆動する駆動回路と、異常時の損傷から
前記素子を保護する保護回路と、を備える半導体パワー
モジュールにおいて、複数の入力端子と、出力端子と、
前記複数の入力端子へ外部より入力される同複数の制御
信号の中で最も遅延した制御信号を選択して前記駆動回
路へ伝達する選択回路と、前記選択回路に入力される前
記複数の制御信号の１つを前記出力端子へと伝達する伝
達経路と、をさらに備えることを特徴とする。
【００３１】第２の発明の装置は、主電流をスイッチン
グする半導体パワースイッチング素子と、当該素子を駆
動する駆動回路と、異常時の損傷から前記素子を保護す
る保護回路と、を備える半導体パワーモジュールにおい
て、前記保護回路に結合した少なくとも１個の入力端子
と、前記保護回路に結合した出力端子と、をさらに備
え、前記保護回路が、遮断信号が入力されると、前記駆
動回路の動作に優先して、前記素子を遮断するように駆
動する遮断回路と、前記素子の動作に関わる量を検出す
る検出回路と、診断回路と、を備え、当該診断回路は、
前記検出回路で検出された前記量を基準値と比較するこ
とによって、異常が発生したか否かに対応する信号を出
力する比較回路と、前記比較回路が異常発生に対応する
信号を出力したとき、または、前記少なくとも１個の入
力端子のいずれかに特定の信号が入力されたとき、の少
なくともいずれかであるときに、前記遮断回路へ前記遮
断信号を送出するとともに、前記出力端子へ異常検出信
号を送出する判定回路と、を備えることを特徴とする。
【００３２】第３の発明の装置は、第２の発明の半導体
パワーモジュールにおいて、もう一つの入力端子と、も
う一つの出力端子と、前記もう一つの入力端子へ外部よ
り入力される制御信号を前記駆動回路と前記もう一つの
出力端子とに振り分けて伝達するインタフェース回路
と、をさらに備えることを特徴とする。
【００３３】第４の発明の装置は、主電流をスイッチン
グする半導体パワースイッチング素子と、当該素子を駆
動する駆動回路と、異常時の損傷から前記素子を保護す
る保護回路と、を備える半導体パワーモジュールにおい
て、前記保護回路に結合した入力端子と、前記保護回路
に結合した出力端子と、を備え、前記保護回路が、前記
入力端子へ遮断信号が入力されると、前記駆動回路の動
作に優先して、前記素子を遮断するように駆動する遮断
回路と、前記素子の動作に関わる量を検出する検出回路
と、診断回路と、を備え、当該診断回路は、前記検出回
路で検出された前記量を基準値と比較することによっ
て、異常が発生したか否かに対応する信号を出力する比
較回路と、前記比較回路が異常発生に対応する信号を出
力したときに、前記出力端子へ異常検出信号を送出する
判定回路と、を備えることを特徴とする。
【００３４】第５の発明の装置は、第２または第４の発
明の半導体パワーモジュールにおいて、前記検出回路、
前記駆動回路、および前記遮断回路を含む回路部分が、
１個の半導体チップに集積化されていることを特徴とす
る。
【００３５】第６の発明の装置は、第１の発明の半導体
パワーモジュールにおいて、前記選択回路が、前記複数
の制御信号が入力されるＡＮＤ回路と、前記複数の制御
信号が入力されるＮＯＲ回路と、前記ＡＮＤ回路と前記
ＮＯＲ回路の出力が、セット端子とリセット端子にそれ
ぞれ入力され、出力が前記駆動回路に入力されるＲＳラ
ッチ回路と、を備えることを特徴とする。
【００３６】第７の発明の装置は、並列接続された複数
の半導体パワーモジュールを備える複合パワーモジュー
ルにおいて、前記複数の半導体パワーモジュールの各１
が、第１の発明の半導体パワーモジュールであり、前記
複数の半導体パワーモジュールの個数が、当該複数の半
導体パワーモジュールの各１が備える前記複数の入力端
子の個数以下であり、前記複数の半導体パワーモジュー
ルの間で、前記複数の入力端子の一つ同士が互いに接続
されており、前記複数の半導体パワーモジュールの各１
の前記出力端子が、当該各１を除くすべての半導体パワ
ーモジュールの前記複数の入力端子の一つに、前記各１
とは別の半導体パワーモジュールの前記出力端子とは重
複しないように、接続されていることを特徴とする。
【００３７】第８の発明の装置は、並列接続された複数
の半導体パワーモジュールを備える複合パワーモジュー
ルにおいて、前記複数の半導体パワーモジュールの各１
が、第２の発明の半導体パワーモジュールであり、前記
複数の半導体パワーモジュールの個数が、当該複数の半
導体パワーモジュールの各１が備える前記少なくとも１
個の入力端子の個数に１を加算した個数以下であり、前
記複数の半導体パワーモジュールの各１の前記出力端子
が、当該各１を除くすべての半導体パワーモジュールの
前記少なくとも１個の入力端子の一つに、前記各１とは
別の半導体パワーモジュールの前記出力端子とは重複し
ないように、接続されていることを特徴とする。
【００３８】第９の発明の装置は、並列接続された複数
の半導体パワーモジュールを備える複合パワーモジュー
ルにおいて、前記複数の半導体パワーモジュールの１つ
である主モジュールが第２の発明の半導体パワーモジュ
ールであり、残りすべての半導体パワーモジュールであ
る少なくとも１個の副モジュールの各１が第４の発明の
半導体パワーモジュールであって、前記少なくとも１個
の副モジュールの個数が、前記主モジュールの前記少な
くとも１個の入力端子の個数以下であり、前記主モジュ
ールの前記出力端子が、前記少なくとも１個の副モジュ
ールのそれぞれの前記入力端子に接続されており、前記
少なくとも１個の副モジュールの各１の前記出力端子
が、前記主モジュールの前記入力端子の一つに、重複す
ることなく接続されていることを特徴とする。
【００３９】第１０の発明の装置は、並列接続された複
数の半導体パワーモジュールを備える複合パワーモジュ
ールにおいて、前記複数の半導体パワーモジュールの１
つである主モジュールが第３の発明の半導体パワーモジ
ュールであり、残りすべての半導体パワーモジュールで
ある少なくとも１個の副モジュールの各１が第４の発明
の半導体パワーモジュールであって、前記少なくとも１
個の副モジュールの個数が、前記主モジュールの前記少
なくとも１個の入力端子の個数以下であり、前記主モジ
ュールの前記出力端子が、前記少なくとも１個の副モジ
ュールのそれぞれの前記入力端子に接続されており、前
記少なくとも１個の副モジュールの各１の前記出力端子
が、前記主モジュールの前記入力端子の一つに、重複す
ることなく接続されており、前記主モジュールの前記も
う一つの出力端子が、前記少なくとも１個の副モジュー
ルの各１の前記駆動回路に結合していることを特徴とす
る。
【００４０】
【発明の実施の形態】
＜１．実施の形態１＞はじめに、実施の形態１の複合パ
ワーモジュールについて説明する。
【００４１】＜1-1.装置の全体構成＞図１は、実施の形
態１の複合パワーモジュールの構成を示すブロック図で
ある。この複合パワーモジュール２０１は、互いに並列
接続された同一構造の２つの半導体パワーモジュール１
０ａ，１０ｂを備えている。そして、モジュール１０
ａ，１０ｂのそれぞれは、１個の主回路素子１および１
個ないし複数の主回路素子２を備えている。これらの主
回路素子１、２は、図２８の同一符号が付された素子と
同一構造を有しており、しかも、図２８の従来装置と同
様に、互いに並列接続されている。
【００４２】モジュール１０ａに備わるコレクタ端子Ｃ
には、モジュール１０ａ内のすべてのＩＧＢＴ素子のコ
レクタ電極が接続されており、エミッタ端子Ｅには、す
べてのＩＧＢＴ素子のエミッタ電極が接続されている。
同様に、モジュール１０ｂに備わるコレクタ端子Ｃに
は、モジュール１０ｂ内のすべてのＩＧＢＴ素子のコレ
クタ電極が接続されており、エミッタ端子Ｅには、すべ
てのＩＧＢＴ素子のエミッタ電極が接続されている。
【００４３】そして、モジュール１０ａのコレクタ端子
Ｃとモジュール１０ｂのコレクタ端子Ｃとが互いに接続
されており、双方のエミッタ端子Ｅも互いに接続されて
いる。このように、２個のモジュール１０ａ，１０ｂ
は、互いに並列接続されることによって、負荷へ供給す
る電流を分担し合っている。
【００４４】図２は、装置２０１の代表的な利用形態で
あるインバータにおける装置２０１と負荷との関係を示
す回路図である。図２に示すように、インバータでは、
２個の装置２０１が直列に接続されて成る直列回路が、
高電位電源線２２０と低電位電源線２２１との間に並列
に３個介挿されている。直列回路を構成する２個の装置
２０１の中の一方のコレクタ端子Ｃが高電位電源線２２
０へ接続され、他方のエミッタ端子Ｅが低電位電源線２
２１へ接続されている。そして、直列回路を構成する双
方の装置２０１の接続部がモータなどの負荷Ｍへと接続
されている。
【００４５】各装置２０１には、図示しない外部装置が
接続され、この外部装置から装置２０１へと遮断および
導通を指示する制御信号が入力される。この制御信号
は、各直列回路を構成する２個の装置２０１が交互に導
通、遮断するように、しかも、３個の直列回路の間で、
動作の位相が１２０゜ずつずれるように入力される。そ
の結果、三相モータとしての負荷Ｍが適切に駆動され
る。
【００４６】図１に戻って、主回路素子１には、駆動回
路Ｄｒ、遮断回路ＳＤ、センシング回路Ｓｅ、過大電圧
検出回路ＯＶ、および過小電圧検出回路ＵＶが接続され
ており、主回路素子２には、駆動回路Ｄｒと遮断回路Ｓ
Ｄとが接続されている。また、モジュール１０ａ，１０
ｂのそれぞれには、さらに、温度検出回路ＯＴ、入出力
インタフェースＩ／Ｏ、ロジック回路Ｌ、および診断回
路ＰＣが備わっている。
【００４７】駆動回路Ｄｒは、ロジック回路Ｌからの信
号を増幅し、ＩＧＢＴ素子のゲート電極へ駆動信号ＳDr
を入力する。センシング回路Ｓｅは、主回路素子１に含
まれるＩＧＢＴ素子を流れる主電流に比例した大きさの
電圧信号すなわちセンシング信号ＳSEを送出する。遮断
回路ＳＤは、診断回路ＰＣが出力する遮断信号ＳSDに応
答して、ＩＧＢＴ素子を遮断するようにゲート電極を駆
動する。また、過大電圧検出回路ＯＶは、ＩＧＢＴ素子
のコレクタ・エミッタ間電圧の大きさを検出し、検出信
号ＳOVを送出する。さらに、過小電圧検出回路ＵＶは、
駆動回路Ｄｒ等の電源電圧が許容値以下にまで低いこと
を検出し、検出信号ＳUVを送出する。
【００４８】温度検出回路ＯＴは、モジュール１０ａ，
１０ｂのそれぞれに備わる図示しない銅ベース板の温度
を検出して、温度検出信号ＳOTを送出する。銅ベース板
は、主回路素子１，２が搭載される図示しないパワー回
路基板の底面に固着された導熱板であり、主回路素子
１，２で発生する損失熱を外部へと放出する機能を果た
す。
【００４９】主回路素子１，２に比べて発熱量が無視で
きるほどに小さい回路部分である、駆動回路Ｄｒ、遮断
回路ＳＤ、センシング回路Ｓｅ、過大電圧検出回路Ｏ
Ｖ、過小電圧検出回路ＵＶ、入出力インタフェースＩ／
Ｏ、ロジック回路Ｌ、および診断回路ＰＣは、パワー回
路基板とは別個に設けられた制御回路基板３の上に展開
されている。
【００５０】入出力インタフェースＩ／Ｏは、モジュー
ル１０ａ，１０ｂの外部に備わるＩ／Ｆ１０６ａ，１０
６ｂおよび並列接続される他のモジュールと、ロジック
回路Ｌおよび診断回路ＰＣとの間を中継する回路部分で
ある。Ｉ／Ｆ１０６ａの出力信号線は、分岐して各モジ
ュール１０ａ，１０ｂの入出力インタフェースＩ／Ｏへ
と、それぞれの端子１１を介して接続されている。そし
て、外部装置から入力される制御信号はＩ／Ｆ１０６ａ
で変換された後、モジュール１０ａ，１０ｂのそれぞれ
に属する入出力インタフェースＩ／Ｏへと入力される。
この入力信号は、入出力インタフェースＩ／Ｏを経由し
た後に、ロジック回路Ｌへ送出されると同時に、端子１
６を介して他のモジュールの端子１２へも送出される。
【００５１】入出力インタフェースＩ／Ｏには、Ｉ／Ｆ
１０６ａから端子１１を介して入力される上述の入力信
号とともに、並列接続される他のモジュールに属する入
出力インタフェースＩ／Ｏの出力信号が、端子１２を介
して入力される。これらの双方の入力信号は、入出力イ
ンタフェースＩ／Ｏを通過してロジック回路Ｌへと入力
される。
【００５２】ロジック回路Ｌは、２つの入力信号、すな
わち並列接続されるモジュール１０ａ，１０ｂの双方の
入出力インタフェースＩ／Ｏの出力信号の中で、最も遅
い信号を選択して駆動回路Ｄｒへと送出する。このた
め、並列接続される２個のモジュール１０ａ，１０ｂの
間で、ＩＧＢＴ素子の正常時における導通・遮断の動作
（オン・オフ動作）に時間的なずれがなく、正常時の動
作が互いに同期して行われるという利点が得られる。
【００５３】診断回路ＰＣは、過小電圧検出回路ＵＶ、
過大電圧検出回路ＯＶ、センシング回路Ｓｅ、および温
度検出回路ＯＴからの各種検出信号にもとづいて異常の
発生の有無を判定するとともに、異常発生時には、遮断
信号ＳSDを遮断回路ＳＤへと送出する。その結果、ＩＧ
ＢＴ素子は遮断状態へと遷移するので、異常時の動作に
よるＩＧＢＴ素子の破壊、損傷が回避される。
【００５４】診断回路ＰＣは、異常発生時にはさらに、
入出力インタフェースＩ／Ｏおよび端子１３を介して、
報知信号ＳFOSをインタフェース回路１０６ｂへと送出
するとともに、端子１５を介して、並列接続される他の
モジュールに属する診断回路ＰＣへと、異常検出信号Ｓ
FO1（例えばモジュール１０ａの場合）を送出する。診
断回路ＰＣは、上記した過小電圧検出回路ＵＶなどから
の各種検出信号とともに、並列接続される他のモジュー
ル（例えば１０ｂ）に属する診断回路ＰＣが送出する異
常検出信号ＳFO2を、端子１４を介して受信する。そし
て、診断回路ＰＣは、異常検出信号ＳFO2が入力される
と、遮断信号ＳSDを遮断回路ＳＤへと送出する。
【００５５】このように、並列接続されるモジュール１
０ａ，１０ｂのそれぞれの診断回路ＰＣの判断結果が相
手の診断回路ＰＣへと入力されており、一方の診断回路
ＰＣで異常発生が検出されると、それに応答して他方の
診断回路ＰＣでも異常発生が検出され、それぞれの診断
回路ＰＣが同時に遮断信号ＳSDを遮断回路ＳＤへと送出
する。このため、異常発生時のＩＧＢＴ素子の遮断が、
各モジュール１０ａ，１０ｂの間で同時に行われる。す
なわち、異常発生時に一部のＩＧＢＴ素子へ負担が集中
するという従来装置における問題点が解消される。
【００５６】各モジュール１０ａ，１０ｂに備わる診断
回路ＰＣの報知信号ＳFOSを伝達する信号線は、互いに
合流して単一のＩ／Ｆ１０６ｂへと接続されており、各
診断回路ＰＣのいずれかが報知信号ＳFOSを送出する
と、変換された信号が外部装置へと送出される。すなわ
ち、外部装置は、複数のモジュール１０ａ，１０ｂのす
べてが正常に作動しているか、または、それらのいずれ
かで異常が発生しているか、のいずれであるかを認識可
能である。
【００５７】なお、入出力インタフェースＩ／Ｏ、ロジ
ック回路Ｌ、および診断回路ＰＣを含む回路部分４は、
好ましくは、単一の半導体チップに集積化するのが望ま
しい。そうすることで、装置の小型化およびコスト低減
が促進されるだけでなく、装置の信頼性も向上する。
【００５８】＜1-2.各種検出回路の構成＞図３は、過小
電圧検出回路ＵＶ等の各種検出回路、および主回路素子
１の、内部構成を示す回路図である。主回路素子１は、
ＩＧＢＴ素子とこれに並列に接続されたＦＷＤ素子とに
よって構成されている。すなわち、ＦＷＤ素子のアノー
ド電極はＩＧＢＴ素子のエミッタ電極へ接続され、カソ
ード電極はコレクタ電極へ接続されている。ＦＷＤ素子
は、逆電圧の印加によるＩＧＢＴ素子の損傷を防止する
機能を果たす。
【００５９】この主回路素子１には、過小電圧検出回路
ＵＶ、温度検出回路ＯＴ、駆動回路Ｄｒ、遮断回路Ｓ
Ｄ、センシング回路Ｓｅ、および、過大電圧検出回路Ｏ
Ｖが結合している。以下に、これら各種回路の構成を動
作とともに説明する。
【００６０】まず、駆動回路Ｄｒでは、駆動信号ＳDrが
比較器３３によって一定の基準電位と比較され、その出
力がバッファ３４および抵抗ＲDRを通過して増幅器３５
へと入力される。増幅器３５の出力はゲート抵抗ＲGを
介してＩＧＢＴ素子のゲート電極Ｇへと入力される。す
なわち、駆動回路Ｄｒは、駆動信号ＳDrが基準電位より
も高いか低いかに応じて、ＩＧＢＴ素子がそれぞれ導通
または遮断するような電圧信号をゲート・エミッタ間に
付与する。なお、図示を略するが、駆動回路Ｄｒには基
準電圧を生成する回路が備わっている。
【００６１】遮断回路ＳＤでは、遮断信号ＳSDが抵抗Ｒ
SDを介して駆動回路Ｄｒの増幅器３５へと入力される。
このため、遮断信号ＳSDがアクティブレベルすなわちロ
ウレベルであるときには、増幅器３５は、駆動信号ＳDr
の値とは無関係に、ＩＧＢＴ素子を遮断する。
【００６２】過小電圧検出回路ＵＶには、電圧監視素子
３２が備わっている。この電圧監視素子３２には従来周
知の素子が利用可能であり、接続された２本の電源線、
すなわち高電位電源線３０とＩＧＢＴ素子のエミッタ電
極に接続される低電位電源線３１との間の電圧を常時監
視する。これらの電源線３０，３１は、駆動回路Ｄｒに
備わる増幅器３５などの回路素子の電源電圧ＶDを供給
しており、電圧監視素子３２は、駆動回路Ｄｒの正常動
作を保証する許容値以上の電圧が供給されているか否か
を判定する。電圧監視素子３２は、電源線３０，３１の
間の電圧が許容値を下回るときには、検出信号ＳUVを出
力する。
【００６３】センシング回路Ｓｅは、ＩＧＢＴ素子に備
わるセンス電極Ｓとエミッタ電極Ｅ（低電位電源線３
１）との間に介挿されるセンス抵抗ＲSを備えている。
センス電極Ｓには、コレクタ電流に比例した微弱な電流
すなわちセンス電流が流れる。センス抵抗ＲSには、こ
のセンス電流が流れる。このため、センス抵抗ＲSに
は、センス電流に比例した電圧、言い替えるとコレクタ
電流に比例した電圧が発生する。センシング回路Ｓｅ
は、この電圧をセンシング信号ＳSEとして出力する。
【００６４】温度検出回路ＯＴでは、ツェナーダイオー
ドＳＡとダイオードＤｉとが直列に接続されて成る直列
回路が、ＩＧＢＴ素子のコレクタ電極Ｃとゲート電極Ｇ
の間に介挿されている。すなわち、ツェナーダイオード
ＳＡのカソード電極とダイオードＤｉのアノード電極と
が接続されており、ツェナーダイオードＳＡのアノード
電極はＩＧＢＴ素子のコレクタ電極に接続され、ダイオ
ードＤｉのカソード電極はＩＧＢＴ素子のゲート電極Ｇ
へ接続されている。
【００６５】また、ゲート電極Ｇとエミッタ電極Ｅとの
間には、トランジスタＱが介挿されている。すなわち、
トランジスタＱのコレクタ電極はＩＧＢＴ素子のゲート
電極Ｇに接続されており、エミッタ電極はＩＧＢＴ素子
のエミッタ電極Ｅに接続されている。そして、トランジ
スタＱのベース電極はツェナーダイオードＳＡとダイオ
ードＤｉとの接続部に接続されている。さらに、この接
続部は、抵抗ＲOVを介して過大電圧検出回路ＯＶの外部
の診断回路ＰＣへも接続される。すなわち、この接続部
の電位は、検出信号ＳOVとして診断回路ＰＣへ入力され
る。
【００６６】ＩＧＢＴ素子のコレクタ・エミッタ間電圧
が、ツェナーダイオードＳＡのツェナー電圧、ダイオー
ドＤｉの順方向電圧、およびトランジスタＱのベース・
エミッタ間電圧の総和の値を超えると、トランジスタＱ
が導通してゲート・エミッタ間電圧を引き下げるので、
ＩＧＢＴ素子が遮断状態へと遷移する。同時に、ＩＧＢ
Ｔ素子のコレクタ・エミッタ間電圧は、この総和の値を
超えないようにクランプされる。
【００６７】このように、過大電圧検出回路ＯＶは、診
断回路ＰＣへ検出信号ＳOVを送出し、診断回路ＰＣを介
して間接的にＩＧＢＴ素子を保護するだけでなく、コレ
クタ・エミッタ間電圧の過剰な上昇を直接に防止する機
能をも併せて備えている。ただし、トランジスタＱによ
るＩＧＢＴ素子の遮断は過渡的なものであって、最終的
には遮断回路ＳＤの働きによって十分な遮断が行われ
る。
【００６８】温度検出回路ＯＴには、高電位電源線３０
と低電位電源線３１とに接続されて一定の基準電圧を生
成する基準電圧生成素子３６、および、この基準電圧生
成素子３６が出力する基準電圧を分圧する抵抗Ｒrefと
サーミスタＴＨとの直列回路が備わっている。そして、
抵抗ＲrefとサーミスタＴＨとの接続部の電位が温度検
出信号ＳOTとして診断回路ＰＣへ入力される。サーミス
タＴＨは、銅ベース板の温度を測定するのに適した装置
内の部位に設置されており、温度変化に応じて抵抗値が
変化する。したがって、温度検出信号ＳOTは、銅ベース
板の温度を一意に反映した値となる。
【００６９】＜1-3.診断回路ＰＣの構成＞図４は、診断
回路ＰＣの内部構成を示す回路図である。診断回路ＰＣ
には、多入力の論理和回路３７が備わっている。そし
て、この論理和回路３７の入力端子には比較器３８，３
９，４０，４１およびインバータ４２が接続されてお
り、出力端子にはトランジスタ４３，４４および信号線
２１が接続されている。
【００７０】比較器３８は、過小電圧検出回路ＵＶから
の検出信号ＳUVを所定の基準電圧と比較し、検出信号Ｓ
UVが基準値を下回ると異常発生に対応するハイレベルの
信号を出力する。比較器３８の基準電圧は、電源電圧Ｖ
Dが許容値を超えて低下すると、それに対応して検出信
号ＳUVがその基準電圧以下となるように設定されてい
る。
【００７１】比較器３９は、温度検出回路ＯＴからの温
度検出信号ＳOTを所定の基準電圧と比較し、温度検出信
号ＳOTが基準値を下回るとハイレベルの信号を出力す
る。比較器３９の基準電圧は、銅ベース板の温度が許容
値を超えて上昇すると、それに対応して温度検出信号Ｓ
OTがその基準電圧を超えるように設定されている。
【００７２】比較器４０は、センシング回路Ｓｅからの
センシング信号ＳSEを所定の基準電圧と比較し、センシ
ング信号ＳSEが基準値を上回るとハイレベルの信号を出
力する。比較器４０の基準電圧は、ＩＧＢＴ素子のコレ
クタ電流が許容値を超えて上昇すると、それに対応して
センシング信号ＳSEがその基準電圧を超えるように設定
されている。
【００７３】比較器４１は、過大電圧検出回路ＯＶから
の検出信号ＳOVを所定の基準電圧と比較し、検出信号Ｓ
OVが基準値を上回るとハイレベルの信号を出力する。比
較器４１の基準電圧は、ＩＧＢＴ素子のコレクタ・エミ
ッタ間電圧が許容値を超えて上昇すると、それに対応し
て検出信号ＳOVがその基準電圧を超えるように設定され
ている。
【００７４】論理和回路３７の入力端子には、さらに、
他のモジュール（例えば１０ｂ）に属する診断回路ＰＣ
からの異常検出信号ＳFO2が、インバータ４２を介して
入力されている。したがって、論理和回路３７は、４種
類の検出信号のいずれかが異常発生に相当する値となっ
たとき、または、他のモジュール（例えば１０ｂ）に属
する診断回路ＰＣが異常検出信号ＳFO2を出力したとき
に、ハイレベルの信号を出力する。このハイレベルの出
力信号は、「装置２０１に異常が発生した」との判定結
果に対応する。
【００７５】論理和回路３７の出力信号は、信号線２１
を通して報知信号ＳFOSとして入出力インタフェースＩ
／Ｏへと送出され、トランジスタ４３を介して異常検出
信号ＳFO1として他のモジュールに属する診断回路ＰＣ
へと送出され、さらに、トランジスタ４４を介して遮断
信号ＳSDとして遮断回路ＳＤへと送出される。
【００７６】なお、インバータ４２の入力端子には、プ
ルアップ抵抗４５が接続されている。この入力端子に
は、他のモジュールに属する診断回路ＰＣのオープンコ
レクタ状態に置かれているトランジスタ４３が結合して
いるからである。また、図示を略するが、診断回路ＰＣ
には、一定の基準電圧を各比較器３８〜４１ごとに生成
する回路が備わっている。この基準電圧を生成する回路
には、従来周知の素子を利用可能である。
【００７７】＜1-4.入出力インタフェースＩ／Ｏの構成
＞図５は、入出力インタフェースＩ／Ｏの内部構成を示
す回路図である。入出力インタフェースＩ／Ｏには、端
子１１からの入力信号をロジック回路Ｌへと中継する中
継回路４６と、端子１２からの入力信号をロジック回路
Ｌへと中継する中継回路５１とを備えている。中継回路
４８は、抵抗４９，５０が接続されることによってシュ
ミットトリガと同様のバックラッシュ特性を持った反転
増幅器４７と、その出力に接続されるインバータ４８と
を有している。もう一つの中継回路５１も、中継回路４
８と同一構造を成している。これらの中継回路４６およ
び中継回路５１は、入力信号をロジック回路Ｌに適合し
た信号の形式に変換する役割を果たしている。
【００７８】入出力インタフェースＩ／Ｏには、さら
に、診断回路ＰＣから送出される報知信号ＳFOSをＩ／
Ｆ１０６ｂへと中継するバッファ５２が備わっている。
【００７９】＜1-5.ロジック回路Ｌの構成＞図６は、モ
ジュール１０ａ，１０ｂのそれぞれに属する入出力イン
タフェースＩ／Ｏおよびロジック回路Ｌと、それらの間
を接続する配線とを示すブロック図である。ロジック回
路Ｌについては、その内部構成が回路図で示されてい
る。
【００８０】ロジック回路Ｌには、ＳＲラッチ５５、２
入力の論理積（ＡＮＤ）回路５６、および２入力のＮＯ
Ｒ回路５７が備わっている。そして、このＳＲラッチ５
５のＳ端子（セット端子）には論理積回路５６の出力が
入力されており、Ｒ端子（リセット端子）にはＮＯＲ回
路５７の出力が入力されている。また、論理積回路５６
とＮＯＲ回路５７のそれぞれの２入力の一つには、Ｉ／
Ｆ１０６ａからの入力信号が端子１１および入出力イン
タフェースＩ／Ｏを経由して入力され、２入力の他の一
つには、他のモジュールに属する入出力インタフェース
Ｉ／Ｏの出力が、端子１２および入出力インタフェース
Ｉ／Ｏを経由して入力されている。
【００８１】したがって、ＳＲラッチ５５のＱ端子出力
は、端子１１を経由した入力信号と端子１２を経由した
入力信号の中で、遅くハイレベルへと立ち上がる信号に
同期して立ち上がり、遅くロウレベルへと立ち下がる信
号に同期して立ち下がる。このＱ端子出力が駆動信号Ｓ
Drとして駆動回路Ｄｒへ送出される。すなわち、ロジッ
ク回路Ｌは、２つの入力信号の中の遅い方の入力信号を
駆動信号ＳDrとして出力する。
【００８２】＜1-6.装置の動作例＞図７は、装置２０１
の動作例を示すタイミングチャートである。図７には、
２個のモジュール１０ａ，１０ｂのそれぞれにおける、
駆動回路Ｄｒ等の電源電圧ＶD1，ＶD2、駆動信号
ＳDr1，ＳDr2、異常検出信号ＳFO1，ＳFO2、温度検出回
路ＯＴで検出される銅ベース板の温度Ｔb1，Ｔb2、ＩＧ
ＢＴ素子のゲート・エミッタ間電圧ＶGE1，ＶGE2、およ
び、ＩＧＢＴ素子のコレクタ・エミッタ間電圧ＶCE1，
ＶCE2、ＩＧＢＴ素子のコレクタ電流ＩC1，ＩC2の波形
が描かれている。また、図７において、駆動信号
ＳDr1，ＳDr2については電圧波形が、異常検出信号ＳFO
1，ＳFO2については電流波形がそれぞれ描かれている。
すなわち、図７は従来装置の動作例を示す図２９と比較
し得るように描かれている。
【００８３】図７に示すように、装置２０１に電源が投
入されると、電源電圧ＶD1，ＶD2が立ち上がる。電源電
圧ＶD1，ＶD2がある一定以上に達すると、過小電圧検出
回路ＵＶが動作可能な状態となる。そして、過小電圧検
出回路ＵＶは電源電圧ＶD1，ＶD2が許容値以下であるこ
とを検出し、検出信号を診断回路ＰＣへと送出する。診
断回路ＰＣは、この検出信号にもとづいて、異常の発生
を検出し、異常検出信号ＳFO1，ＳFO2を出力する。
【００８４】電源電圧ＶD1，ＶD2が正常値に達すると、
過小電圧検出回路ＵＶは検出信号の送出を停止する。そ
の結果、診断回路ＰＣは異常検出信号ＳFO1，ＳFO2の送
出を停止する。図７には、電源電圧ＶD1，ＶD2の立ち上
がりにともなう、異常検出信号ＳFO1，ＳFO2の立ち上が
りと回復の過程が描かれている。この装置２０１では、
診断回路ＰＣが出力する異常検出信号ＳFO1，ＳFO2が、
それぞれ他の診断回路ＰＣへと入力されるために、異常
検出信号ＳFO1，ＳFO2は同一時期に回復する。すなわ
ち、装置２０１では、並列接続されているモジュール１
０ａ，１０ｂの双方が、同一時期に作動可能な状態へと
移行するという利点が得られる。
【００８５】装置２０１が正常に動作する期間において
は、駆動信号ＳDr1，ＳDr2がアクティブレベルに相当す
るロウレベルにあるとき、ゲート・エミッタ間電圧Ｖ
GE1，ＶGE2がハイレベルとなってＩＧＢＴ素子は導通
し、それにともなってコレクタ電流ＩC1，ＩC2が増加す
る。逆に、駆動信号ＳDr1，ＳDr2がノーマルレベルに相
当するハイレベルにあるときは、ゲート・エミッタ間電
圧ＶGE1，ＶGE2はロウレベルとなってＩＧＢＴ素子は遮
断し、それにともなってコレクタ電流ＩC1，ＩC2はゼロ
に引き戻される。
【００８６】この正常動作では、ロジック回路Ｌの働き
によって、駆動信号ＳDr1，ＳDr2が同一時期に変化する
ので、ゲート・エミッタ間電圧ＶGE1，ＶGE2が変化する
時期も同一となる。したがって、正常動作時において、
モジュール１０ａ，１０ｂのそれぞれに属するＩＧＢＴ
素子は、互いに同一時期に導通および遮断する。このた
め、装置２０１では、正常動作期間において一部のＩＧ
ＢＴ素子に負担が集中するという従来装置に見られた問
題点が解消される。
【００８７】正常動作に移行した後、駆動回路Ｄｒ等の
動作に支障のない短い時間幅で電源電圧ＶD1が低下して
も、過小電圧検出回路ＵＶは検出信号を送出せず、装置
２０１は正常動作を継続する。一方、図７中の符号”Ｕ
Ｖ”が付された時期において、駆動回路Ｄｒ等の動作上
許容できない時間幅で電源電圧ＶD2が低下すると、この
異常はモジュール１０ｂの過小電圧検出回路ＵＶによっ
て検出される。
【００８８】その結果、モジュール１０ｂの診断回路Ｐ
Ｃは遮断信号ＳSDを遮断回路ＳＤへと送出する。同時
に、この診断回路ＰＣは、異常検出信号ＳFO2をモジュ
ール１０ａの診断回路ＰＣへと送出する。そして、モジ
ュール１０ａに属する診断回路ＰＣは、この異常検出信
号ＳFO2を受けて、遮断信号ＳSDを送出する。すなわ
ち、モジュール１０ａ，１０ｂの双方で、同時に遮断信
号ＳSDの送出が行われる。
【００８９】図７の例では、時期”ＵＶ”の前後の期間
において、駆動信号ＳDr1，ＳDr2はアクティブレベルに
相当するロウレベルとなっている。このため、少なくと
も遮断回路ＳＤが作動するまでは、双方のモジュール１
０ａ，１０ｂのＩＧＢＴ素子は導通状態となっており、
コレクタ電流ＩC1，ＩC2は上昇の過程にある。
【００９０】その後、モジュール１０ａ，１０ｂの双方
の遮断回路ＳＤが、遮断信号ＳSDに応答して同時に作動
するために、双方のモジュールのＩＧＢＴ素子は同時に
遮断し、コレクタ電流ＩC1，ＩC2の双方がゼロへと減少
する。このとき、双方のモジュールのＩＧＢＴ素子が同
時に遮断するので、一方のＩＧＢＴ素子のコレクタ電流
のみが過剰に増大することがない。すなわち、一部のＩ
ＧＢＴ素子に負担が集中する恐れがない。
【００９１】つぎに、負荷が短絡する異常が発生してい
るときに、駆動信号ＳDr1，ＳDr2がロウレベルとなって
双方のモジュール１０ａ，１０ｂのＩＧＢＴ素子が導通
したとする。そうすると、モジュール１０ａ，１０ｂの
双方においてＩＧＢＴのコレクタ電流が過度に上昇す
る。その結果、モジュール１０ａ，１０ｂのそれぞれに
おいて、センシング回路Ｓｅからのセンシング信号ＳSE
にもとづいて、診断回路ＰＣが異常発生を検出する（図
７の符号”ＳＣ”が付された時期）。
【００９２】その結果、遮断回路ＳＤの働きで、各モジ
ュール１０ａ，１０ｂのＩＧＢＴ素子は遮断される。セ
ンシング信号ＳSEが所定の基準電圧を超える時期に、双
方のモジュール１０ａ，１０ｂの間でずれがあっても、
モジュール１０ａ，１０ｂのそれぞれに属する診断回路
ＰＣが上述した意味で互いに結合しているために、最も
早い時期に基準値を超えたセンシング信号ＳSEに同期し
て、双方の診断回路ＰＣが同時に遮断信号ＳSDを送出す
る。このため、各モジュール１０ａ，１０ｂのＩＧＢＴ
素子の遮断は同時に行われる。
【００９３】図８は、時期”ＳＣ”の前後の期間におけ
るコレクタ・エミッタ間電圧ＶCE1，ＶCE2およびコレク
タ電流ＩC1，ＩC2の波形を拡大して示すタイミングチャ
ートである。図８に示すように、モジュール１０ａ，１
０ｂのそれぞれに属するＩＧＢＴ素子の遮断が同時に行
われるので、双方のコレクタ電流ＩC1，ＩC2は同時に減
少へと転じる。そして、一方のモジュールに属するＩＧ
ＢＴ素子に負担が集中することがない。
【００９４】図７に戻って、ＩＧＢＴ素子が導通から遮
断へと転じた時に、コレクタ電極とエミッタ電極との間
に過大な電圧が印加される場合がある（符号”ＯＶ”が
付された時期）。モジュール１０ａ，１０ｂのそれぞれ
に属する過大電圧検出回路ＯＶがそれぞれ送出する検出
信号ＳOVにもとづいて、診断回路ＰＣは、過大電圧の発
生を検出する。検出信号ＳOVが所定の基準電圧を超える
時期に、双方のモジュール１０ａ，１０ｂの間でずれが
あっても、最も早い時期に基準電圧を超えた検出信号Ｓ
OVに同期して、双方の診断回路ＰＣが同時に遮断信号Ｓ
SDを送出するので、各モジュール１０ａ，１０ｂのＩＧ
ＢＴ素子の遮断は同時に行われる。したがって、一方の
モジュールに属するＩＧＢＴ素子に負担が集中する恐れ
がない。
【００９５】つぎに、正常動作を行っている中で、銅ベ
ース板の温度が異常な高さに上昇すると、温度検出回路
ＯＴが送出する温度検出信号にもとづいて、診断回路Ｐ
Ｃは異常発生を検出する（符号”ＯＴ”が付された時
期）。図７に示すように、この時期”ＯＴ”の直前まで
モジュール１０ａ，１０ｂのそれぞれに属するＩＧＢＴ
素子が導通状態にあったとすると、診断回路ＰＣと遮断
回路ＳＤの働きによって、これらのＩＧＢＴ素子は導通
状態から遮断状態へと転じる。そうすることで、ＩＧＢ
Ｔ素子等を異常な温度上昇から保護する。
【００９６】温度検出信号ＳOTが所定の基準電圧を超え
て低下する時期に、双方のモジュール１０ａ，１０ｂの
間でずれがあっても、最も早い時期に基準電圧を超えて
低下した検出信号ＳOVに同期して、双方の診断回路ＰＣ
が同時に遮断信号ＳSDを送出するので、各モジュール１
０ａ，１０ｂのＩＧＢＴ素子の遮断は同時に行われる。
したがって、一方のモジュールに属するＩＧＢＴ素子に
負担が集中することがない。
【００９７】以上に述べたように、複合パワーモジュー
ル２０１では、並列接続された半導体パワーモジュール
１０ａ，１０ｂの間で、ＩＧＢＴ素子が、正常動作時、
異常発生時を問わず常に、時期を一致させて動作する。
このため、いずれかのモジュールに属するＩＧＢＴ素子
に負担が集中するという、従来装置に付随した問題点が
解消される。
【００９８】また、装置２０１では、互いに並列接続さ
れるモジュール１０ａ，１０ｂが、同一構成を有するの
で、モジュールとして１種類を準備すれば足りる。この
ため、装置２０１では、その製造に要するコストを低く
抑えることができるという利点も得られる。
【００９９】＜２．実施の形態２＞実施の形態１では、
２個の半導体パワーモジュールが並列接続されてなる複
合パワーモジュールの一例を示したが、この複合パワー
モジュールは、３個以上の半導体パワーモジュールが並
列接続されて成る複合パワーモジュールへと拡張するこ
とが可能である。ここでは、拡張された複合パワーモジ
ュールについて説明する。
【０１００】図９は、この実施の形態の複合パワーモジ
ュールの全体構成を示すブロック図である。この複合パ
ワーモジュール２０２は、互いに並列に接続された３個
の半導体パワーモジュール６０ａ，６０ｂ，６０ｃを備
えている。これらのモジュール６０ａ，６０ｂ，６０ｃ
は、互いに同一構造を成している。代表として、モジュ
ール６０ａの内部構造を、図１０のブロック図に示す。
【０１０１】モジュール６０ａ（，６０ｂ，６０ｃ）で
は、入出力インタフェースＩ／Ｏが、３個の端子６１，
６２，６３から入力される３個の入力信号をロジック回
路Ｌへと中継しており、２個の端子６５，６６を通じて
２個の異常検出信号ＳFO2，ＳFO3が診断回路ＰＣへと入
力されている点が、装置２０１を構成するモジュール１
０ａ（，１０ｂ）とは特徴的に異なっている。
【０１０２】Ｉ／Ｆ１０６ａの出力信号線は、分岐して
各モジュール６０ａ，６０ｂ，６０ｃの入出力インタフ
ェースＩ／Ｏへと、それぞれの端子６１を介して接続さ
れている。そして、Ｉ／Ｆ１０６ａから入力される入力
信号は、モジュール６０ａ，６０ｂ，６０ｃのそれぞれ
の端子６１を介して、それぞれの入出力インタフェース
Ｉ／Ｏへと入力される。入出力インタフェースＩ／Ｏを
通過したこの入力信号は、ロジック回路Ｌへ送出される
と同時に、端子６８を介して他の２個のモジュールの端
子６２（または６３）へと送出される。
【０１０３】入出力インタフェースＩ／Ｏには、端子６
１を介して入力される入力信号とともに、並列接続され
る他の２個のモジュールに属する入出力インタフェース
Ｉ／Ｏの出力信号が、端子６２，６３を介してそれぞれ
入力される。これらの３個の入力信号は、入出力インタ
フェースＩ／Ｏを通過してロジック回路Ｌへと入力され
る。
【０１０４】ロジック回路Ｌは、３つの入力信号、すな
わち並列接続されるモジュール６０ａ，６０ｂ，６０ｃ
のすべての入出力インタフェースＩ／Ｏの出力信号の中
で、最も遅い信号を選択して駆動回路Ｄｒへと送出す
る。このため、並列接続される３個のモジュール６０
ａ，６０ｂ，６０ｃの間で、ＩＧＢＴ素子の正常時にお
ける導通・遮断の動作（オン・オフ動作）に時間的なず
れがなく、正常時の動作が互いに同期して行われるとい
う利点が得られる。
【０１０５】診断回路ＰＣは、異常が発生したときに、
入出力インタフェースＩ／Ｏおよび端子６４を介して、
報知信号ＳFOSをインタフェース回路１０６ｂへと送出
するとともに、端子６７を介して、並列接続される他の
モジュールに属する診断回路ＰＣへと、異常検出信号Ｓ
FO1（例えばモジュール６０ａの場合）を送出する。診
断回路ＰＣは、過小電圧検出回路ＵＶ等からの各種検出
信号とともに、並列接続される他の２個のモジュール
（例えば、６０ｂ，６０ｃ）に属する診断回路ＰＣが送
出する異常検出信号ＳFO2，ＳFO3を、端子６５，６６を
介して受信する。そして、診断回路ＰＣは、異常検出信
号ＳFO2，ＳFO3のいずれかが入力されると、遮断信号Ｓ
SDを遮断回路ＳＤへと送出する。
【０１０６】このように、並列接続されるモジュール６
０ａ，６０ｂ，６０ｃのそれぞれの診断回路ＰＣの判断
結果が他の診断回路ＰＣへと入力されており、一個の診
断回路ＰＣで異常発生が検出されると、それに応答して
他の診断回路ＰＣでも異常発生が検出され、それぞれの
診断回路ＰＣが同時に遮断信号ＳSDを遮断回路ＳＤへと
送出する。このため、異常発生時のＩＧＢＴ素子の遮断
が、各モジュール６０ａ，６０ｂ，６０ｃの間で同時に
行われる。すなわち、異常発生時に一部のＩＧＢＴ素子
へ負担が集中するという従来装置における問題点が解消
される。
【０１０７】各モジュール６０ａ，６０ｂ，６０ｃに備
わる診断回路ＰＣの報知信号ＳFOSを伝達する信号線
は、互いに合流して単一のＩ／Ｆ１０６ｂへと接続され
ており、各診断回路ＰＣのいずれかが報知信号ＳFOSを
送出すると、変換された信号が外部装置へと送出され
る。すなわち、外部装置は、複数のモジュール６０ａ，
６０ｂ，６０ｃのすべてが正常に作動しているか、また
は、それらのいずれかで異常が発生しているか、のいず
れであるかを認識可能である。
【０１０８】図１１は、診断回路ＰＣの内部構成を示す
回路図である。診断回路ＰＣには、多入力の論理和回路
７０が備わっている。そして、この論理和回路７０の入
力端子には比較器３８，３９，４０，４１およびインバ
ータ４２に加えて、もう一つのインバータ７１が接続さ
れている点が、モジュール１０ａ（，１０ｂ）に属する
診断回路ＰＣとは特徴的に異なっている。
【０１０９】２個のインバータ４２，７１には、他のモ
ジュール（例えば６０ｂ，６０ｃ）のそれぞれに属する
診断回路ＰＣが出力する異常検出信号ＳFO2，ＳFO3が、
それぞれ入力される。したがって、論理和回路７０は、
４種類の検出信号のいずれかが異常発生に相当する値と
なったとき、または、他のモジュール（例えば６０ｂ，
６０ｃ）のいずれかに属する診断回路ＰＣが、異常検出
信号ＳFO2またはＳFO3を出力したときに、ハイレベルの
信号を出力する。このハイレベルの出力信号は、「装置
２０２に異常が発生した」との判定結果に対応する。
【０１１０】論理和回路７０の出力信号は、図４に示し
た診断回路ＰＣにおけると同様に、信号線２１を通して
報知信号ＳFOSとして入出力インタフェースＩ／Ｏへと
送出され、トランジスタ４３を介して異常検出信号Ｓ
FO1として、他の２個のモジュールのそれぞれに属する
診断回路ＰＣへと送出され、さらに、トランジスタ４４
を介して遮断信号ＳSDとして遮断回路ＳＤへと送出され
る。
【０１１１】なお、インバータ７１の入力端子にも、イ
ンバータ４２の入力端子と同様に、プルアップ抵抗７２
が接続されている。また、診断回路ＰＣには、一定の基
準電圧を各比較器３８〜４１ごとに生成する回路（図示
を略する）が備わっている点も、図４の診断回路ＰＣと
同様である。
【０１１２】図１２は、入出力インタフェースＩ／Ｏの
内部構成を示す回路図である。入出力インタフェースＩ
／Ｏでは、端子６１，６２からの入力信号をそれぞれロ
ジック回路Ｌへと中継する中継回路４６，５１に加え
て、端子６３からの入力信号をロジック回路Ｌへと中継
するもう一つの中継回路７４を備わる点が、図５に示し
た入出力インタフェースＩ／Ｏとは特徴的に異なってい
る。中継回路７４の構造は、他の中継回路４６，５１と
同一である。
【０１１３】図１３は、モジュール６０ａ（，６０ｂ，
６０ｃ）に属するロジック回路Ｌの内部構成を示す回路
図である。ロジック回路Ｌには、ＳＲラッチ７５、３入
力の論理積回路７６、および３入力のＮＯＲ回路７７が
備わっている。そして、このＳＲラッチ７５のＳ端子
（セット端子）には論理積回路７６の出力が入力されて
おり、Ｒ端子（リセット端子）にはＮＯＲ回路７７の出
力が入力されている。
【０１１４】また、論理積回路７６とＮＯＲ回路７７の
それぞれの３入力の一つには、Ｉ／Ｆ１０６ａからの入
力信号が端子６１および入出力インタフェースＩ／Ｏを
経由して入力され、３入力の他の二つには、他の２個の
モジュールにそれぞれ属する入出力インタフェースＩ／
Ｏの出力が、端子６２，６３および入出力インタフェー
スＩ／Ｏを経由して入力されている。
【０１１５】したがって、ＳＲラッチ７５のＱ端子出力
は、端子６１を経由した入力信号、および端子６２，６
３を経由した入力信号の中で、最も遅くハイレベルへと
立ち上がる信号に同期して立ち上がり、最も遅くロウレ
ベルへと立ち下がる信号に同期して立ち下がる。このＱ
端子出力が駆動信号ＳDrとして駆動回路Ｄｒへ送出され
る。すなわち、ロジック回路Ｌは、３つの入力信号の中
の最も遅い入力信号を選択し、駆動信号ＳDrとして出力
する。
【０１１６】以上の説明では、３個の半導体パワーモジ
ュールが並列接続されて成る複合パワーモジュールの例
を取り上げたが、４個以上を並列接続して成る複合パワ
ーモジュールも同様に構成可能であり、しかも、従来装
置における問題点も同様に解消されることは、以上の説
明から明瞭である。すなわち、装置２０１から装置２０
２への拡張を単純に延長することによって、４個以上を
並列接続して成る複合パワーモジュールを構成すること
が可能である。
【０１１７】＜３．実施の形態３＞実施の形態１、２の
説明から明らかなように、複合パワーモジュールを構成
する半導体パワーモジュールには、２個並列用、３個並
列用、・・・等の用途があらかじめ定まっている。しか
しながら、一般にｎ個並列用の半導体パワーモジュール
は、単独で使用することをも含めて、ｎ−１個以下の並
列接続を行って使用することが可能である。ここでは、
図１０に示した３個並列用の半導体パワーモジュールを
例として、このことを説明する。
【０１１８】図１４は、２個のモジュール６０ａ，６０
ｂ（図１０）が並列に接続されて成る複合パワーモジュ
ールの構成を示すブロック図である。この複合パワーモ
ジュール２０３では、モジュール６０ａ，６０ｂのそれ
ぞれにおいて、端子６２と端子６３とがジャンパ線Ｊ1
で短絡され、端子６４と端子６５とがもう一つのジャン
パ線Ｊ2で短絡されている。
【０１１９】図１２および図１３の回路図から容易に理
解し得るように、端子６２と端子６３とがジャンパ線Ｊ
1で短絡されることによって、入出力インタフェースＩ
／Ｏおよびロジック回路Ｌは、２個並列用のモジュール
１０ａの入出力インタフェースＩ／Ｏ（図５）およびロ
ジック回路Ｌ（図６）と等価となる。また、図１１の回
路図から明らかなように、端子６４と端子６５とがジャ
ンパ線Ｊ2で短絡されることによって、診断回路ＰＣ
は、２個並列用のモジュール１０ａの診断回路ＰＣ（図
４）と等価となる。
【０１２０】すなわち、モジュール６０ａ，６０ｂの内
部回路には何等の変更を加えることなく、外部に露出す
る端子にジャンパ線Ｊ1，Ｊ2による処理を施すだけで、
モジュール６０ａ，６０ｂは、あたかも図１に示したモ
ジュール１０ａ，１０ｂと等価となる。そして、図１４
に示すモジュール６０ａ，６０ｂの端子６１，６２（ま
たは６３），６４（または６５），６６，６７，６８
は、図１に示したモジュール１０ａ，１０ｂの端子１
１、１２、１３、１４、１５、１６とそれぞれ等価とな
る。
【０１２１】端子６１〜６８のそれぞれを、対応する端
子１１〜１６と同様に取り扱って、図１に示す装置２０
１と同様の結線を、モジュール６０ａ，６０ｂの端子６
１〜６８、およびＩ／Ｆ１０６ａ，１０６ｂとの間に施
すことによって、図１４に示した装置２０３が得られ
る。このように構成される装置２０３の機能および特性
が、装置２０１と同等であることは明かである。
【０１２２】なお、図１１の診断回路ＰＣにおいて、端
子６４，６５に接続されるインバータ４２，７１の入力
端子には、それぞれプルアップ抵抗４５，７２が接続さ
れているので、端子６４，６５に対してジャンパ線Ｊ2
を使用することなく、それらの中の使用されない方は開
放しておいてもよい。
【０１２３】つぎに、３個並列用のモジュール６０ａを
単独で使用する形態について説明する。図１５は、この
使用の形態を示す結線図である。図１５に示すように、
端子６１，６２，６３はジャンパ線Ｊ1，Ｊ3で短絡され
ている。そして、Ｉ／Ｆ１０６ａにはこれらの短絡され
た端子のいずれかが接続され、Ｉ／Ｆ１０６ｂには端子
６４が接続される。残りの端子６５、６６、６７、６８
は使用されず、しかも開放したままで放置される。入力
端子である端子６５，６６には、上述したようにプルア
ップ抵抗４５，７２が接続されているので、これらの端
子６５，６６を開放しておいても支障がない。
【０１２４】図１に示した２個並列用のモジュール１０
ａについても、同様の端子の処理を施すことによって単
独で使用することが可能である。すなわち、端子１１，
１２をジャンパ線で短絡することによって、モジュール
１０ａを単独で使用することが可能となる。
【０１２５】以上の説明から明らかなように、一般にｎ
個並列用の半導体パワーモジュールは、単独での使用を
含めて、ｎ−１個以下の並列接続での使用が可能であ
る。すなわち、一種類の多数並列用の半導体パワーモジ
ュールを準備するだけで、並列接続の個数の異なる多種
類の複合パワーモジュールが構成可能である。このよう
に、多数並列用の半導体パワーモジュールは汎用性が高
いので、多数並列用の半導体パワーモジュールの種類を
限定することが可能である。すなわち、小品種多数生産
によって製造コストを低減することができる。
【０１２６】＜４．実施の形態４＞以上の実施の形態で
は、複合パワーモジュールを構成する複数の半導体パワ
ーモジュールは、互いに同一構造をなしていた。ここで
は、構造の異なる半導体パワーモジュールが並列接続さ
れて成る複合パワーモジュールの例について説明する。
【０１２７】＜4-1.装置の全体構成＞図１６は、この実
施の形態の複合パワーモジュールの全体構成を示すブロ
ック図である。この複合パワーモジュール２０４は、互
いに並列に接続された２個の半導体パワーモジュール８
０，８１を備えている。これらのモジュール８０，８１
の間では、互いに構造が異なっており、実施の形態１〜
３とは異なりそれぞれの役割は同等ではない。すなわ
ち、２個のモジュール８０，８１は、あたかも主従の関
係をなしている。
【０１２８】一方のモジュール（主モジュール）８０に
は主インタフェース８４が備わっており、他方のモジュ
ール（副モジュール）８１には副インタフェース８６が
備わっている。Ｉ／Ｆ１０６ａから送出される入力信号
は、モジュール８０の端子９１を介して、主インタフェ
ース８４へと入力される。主インタフェース８４は、こ
の入力信号を中継して、駆動信号ＳDrとして駆動回路Ｄ
ｒへ送出すると同時に、端子９２を介してモジュール８
１へ送出する。モジュール８１では、主インタフェース
８４から送出された信号を、端子９６を介して副インタ
フェース８６で受信する。副インタフェース８６は、受
信した信号を中継して、駆動回路Ｄｒへ駆動信号ＳDrと
して送出する。
【０１２９】このように、Ｉ／Ｆ１０６ａが送出する信
号は、モジュール８０でのみ受信し、このモジュール８
０を介して他のモジュール８１へと二次的に入力され
る。このため、従来装置において問題となっていた、Ｉ
／Ｆ１０６ａから各モジュールまでの配線の長さ等の不
均一に起因する入力信号の時期のずれの問題が緩和さ
れ、その結果、正常時におけるＩＧＢＴ素子の動作のず
れの問題が緩和される。
【０１３０】さらに、一方のモジュール８０には主診断
回路８５が備わっており、他方のモジュール８１には副
診断回路８７が備わっている。主診断回路８５は、モジ
ュール８０に備わる各種検出回路から送出される各種検
出信号ＳUV，ＳOV，ＳSE，ＳOTにもとづいて、異常の発
生を検出する。そして、主診断回路８５は、異常の発生
を検出すると、遮断回路ＳＤへ遮断信号ＳSDを送出する
とともに、端子９３を介して異常検出信号ＳFO1をＩ／
Ｆ１０６ｂとモジュール８１とに送出する。
【０１３１】モジュール８１では、モジュール８０から
送出された異常検出信号ＳFO1は、端子９７で受信さ
れ、そのまま遮断回路ＳＤへと入力される。すなわち、
異常検出信号ＳFO1は、モジュール８１の遮断信号ＳSD
として利用される。
【０１３２】モジュール８１に備わる副診断回路８７
は、モジュール８１に備わる各種検出回路から送出され
る各種検出信号ＳUV，ＳOV，ＳSE，ＳOTにもとづいて、
異常の発生を検出する。そして、副診断回路８７は、異
常の発生を検出すると、モジュール８１の遮断回路ＳＤ
へ遮断信号ＳSDを送出することなく、端子９８を介して
異常検出信号ＳFO2をモジュール８０に送出する。モジ
ュール８０では、この異常検出信号ＳFO2は端子９４を
介して主診断回路８５へと入力される。
【０１３３】主診断回路８５は、上述した各種検出信号
ＳUV，ＳOV，ＳSE，ＳOTだけでなく、副診断回路８７か
ら送出される異常検出信号ＳFO2にも基づいて異常の発
生を検出する。すなわち、主診断回路８５は、異常検出
信号ＳFO2を受信すると、各種検出信号ＳUV，ＳOV，Ｓ
SE，ＳOTの値とは無関係に、遮断信号ＳSDおよび異常検
出信号ＳFO1を出力する。
【０１３４】このように、モジュール８０，８１のいず
れかにおいて、各種検出信号ＳUV，ＳOV，ＳSE，ＳOTの
いずれかが異常発生に相当する値に達すると、モジュー
ル８０，８１の双方で遮断信号ＳSDの送出が行われ、そ
れぞれに属するＩＧＢＴ素子が遮断する。しかも、各モ
ジュール８０，８１における遮断信号ＳSDの送出は、単
一の主診断回路８５によって行われるので、各モジュー
ル８０，８１の間で、遮断信号ＳSDの送出時期にずれが
発生しない。したがって、異常発生時のＩＧＢＴ素子の
遮断が、各モジュール８０，８１の間で同時に行われ
る。すなわち、異常発生時に一部のＩＧＢＴ素子へ負担
が集中するという従来装置における問題点が解消され
る。
【０１３５】上述したように、モジュール８０，８１の
いずれかにおいて、各種検出信号ＳUV，ＳOV，ＳSE，Ｓ
OTのいずれかが異常発生に相当する値に達すると、主診
断回路８５は異常検出信号ＳFO1をＩ／Ｆ１０６ｂへと
送出する。このため、このＩ／Ｆ１０６ｂに接続される
外部装置は、複数のモジュール８０，８１の双方が正常
に作動しているか、または、それらのいずれかで異常が
発生しているか、のいずれであるかを認識可能である。
【０１３６】装置２０４は以上のように動作するので、
その動作は図７および図８のタイミングチャートで例示
することができる。
【０１３７】＜4-2.装置各部の内部構成＞図１７は、主
診断回路８５の内部構成例を示す回路図である。図１７
を図４と比較すると明らかなように、主診断回路８５
は、図４に示した診断回路ＰＣから信号線２１を除去し
たものと同一構成である。
【０１３８】図１８は、副診断回路８７の内部構成例を
示す回路図である。副診断回路８７には、多入力の論理
和回路２２が備わっている。図１８と図１７とを比較す
ると明らかなように、主診断回路８７は、主診断回路８
５において、論理和回路３７を論理和回路２２へ置き換
え、さらに、インバータ４２、プルアップ抵抗４５、お
よびトランジスタ４４を除去したものと同一構成であ
る。
【０１３９】副診断回路８７の論理和回路２２は、４種
類の検出信号ＳUV，ＳOV，ＳSE，ＳOTのいずれかが異常
発生に相当する値となったときに、ハイレベルの信号を
出力する。したがって、論理和回路２２のハイレベルの
出力信号は、「モジュール８１に異常が発生した」との
判定結果に対応する。
【０１４０】また、主診断回路８５の論理和回路３７
は、４種類の検出信号ＳUV，ＳOV，ＳSE，ＳOTのいずれ
かが異常発生に相当する値となったとき、または、他の
モジュール８１に属する副診断回路８７が、異常検出信
号ＳFO2を出力したときに、ハイレベルの信号を出力す
る。したがって、論理和回路３７のハイレベルの出力信
号は、「装置２０４に異常が発生した」との判定結果に
対応する。
【０１４１】また、主診断回路８５、副診断回路８７の
いずれにおいても、図４の診断回路ＰＣと同様に、一定
の基準電圧を各比較器３８〜４１ごとに生成する回路
（図示を略する）が備わっている。
【０１４２】図１９は、主インタフェース８４の内部構
成を示す回路図である。主インタフェース８４には、図
５に示した入出力インタフェースＩ／Ｏと同様に、Ｉ／
Ｆ１０６ａに接続される端子９１と駆動回路Ｄｒとを中
継する中継回路４６が備わっている。そして、中継回路
４６を構成する反転増幅器４７とインバータ４８との接
続部から信号線が分岐しており、この信号線はもう一つ
のインバータ１２０を介して端子９２へと接続されてい
る。このため、端子９１を介して入力される信号は、駆
動回路Ｄｒと端子９２へと分配される。
【０１４３】図２０は、副インタフェース８６の内部構
成を示す回路図である。副インタフェース８６には、主
インタフェース８４と同様に、主インタフェース８４か
らの信号を受信する端子９６と駆動回路Ｄｒとを中継す
る中継回路４６が備わっている。すなわち、端子９１か
ら入力される信号は、主インタフェース８４の反転増幅
器４７およびインバータ１２０を通過し、さらに、副イ
ンタフェース８６を中継することによって、モジュール
８１に属する駆動回路Ｄｒへと送出される。
【０１４４】以上のように、モジュール８０，８１はい
ずれも、モジュール１０ａ（，１０ｂ）に比べて構造が
簡単であるという利点がある。特に、モジュール８１
は、モジュール８０に比べてさらに簡単な構造を有して
いる。すなわち、これらのモジュール８０，８１は、比
較的低廉なコストで製造可能である。
【０１４５】＜５．実施の形態５＞実施の形態４に示し
た複合パワーモジュールは、３個以上の半導体パワーモ
ジュールが並列接続されて成る複合パワーモジュールへ
と拡張することが可能である。ここでは、拡張された複
合パワーモジュールについて説明する。
【０１４６】図２１は、この実施の形態の複合パワーモ
ジュールの全体構成を示すブロック図である。この複合
パワーモジュール２０５は、互いに並列に接続された３
個の半導体パワーモジュール９０，８１ａ，８１ｂを備
えている。モジュール（副モジュール）８１ａ，８１ｂ
は、互いに同一構造を成しており、しかも、図１６に示
したモジュール８１と同一構造を成している。モジュー
ル（主モジュール）９０の内部構成を、図２２のブロッ
ク図に示す。
【０１４７】モジュール９０には、主診断回路８５に代
わって主診断回路９９が備わっている点が、図１６に示
したモジュール８０とは特徴的に異なっている。主診断
回路９９が異常発生時に送出する異常検出信号Ｓ
FO1は、端子９３を介して、Ｉ／Ｆ１０６ｂ、および、
他の２個のモジュール８１ａ，８１ｂの双方の端子９７
へと送出される。また、主診断回路９９には、モジュー
ル８１ａ，８１ｂのそれぞれに属する副診断回路８７が
送出する異常検出信号ＳFO2，ＳFO3が、それぞれ端子９
４，９５を介して入力される。そして、主診断回路９９
は、異常検出信号ＳFO2，ＳFO3のいずれかを受信する
と、遮断信号ＳSDおよび異常検出信号ＳFO1を出力す
る。
【０１４８】したがって、モジュール９０，８１ａ，８
１ｂのいずれかにおいて、各種検出信号ＳUV，ＳOV，Ｓ
SE，ＳOTのいずれかが異常発生に相当する値に達する
と、モジュール９０，８１ａ，８１ｂのすべてにおいて
遮断信号ＳSDの送出が行われ、それぞれに属するＩＧＢ
Ｔ素子が遮断する。しかも、各モジュール９０，８１
ａ，８１ｂにおける遮断信号ＳSDの送出は、単一の主診
断回路９９によって行われるので、各モジュール９０，
８１ａ，８１ｂの間で、遮断信号ＳSDの送出時期にずれ
が発生しない。したがって、異常発生時のＩＧＢＴ素子
の遮断が、各モジュール９０，８１ａ，８１ｂの間で同
時に行われる。すなわち、異常発生時に一部のＩＧＢＴ
素子へ負担が集中するという従来装置における問題点
は、装置３０４と同様にこの装置３０５においても解消
される。
【０１４９】また、モジュール９０，８１ａ，８１ｂの
いずれかにおいて、各種検出信号ＳUV，ＳOV，ＳSE，Ｓ
OTのいずれかが異常発生に相当する値に達すると、主診
断回路９９は異常検出信号ＳFO1をＩ／Ｆ１０６ｂへと
送出する。このため、Ｉ／Ｆ１０６ｂに接続される外部
装置は、複数のモジュール９０，８１ａ，８１ｂのすべ
てが正常に作動しているか、または、それらのいずれか
で異常が発生しているか、のいずれであるかを認識可能
である。
【０１５０】さらに、モジュール９０の端子９１は、モ
ジュール８１ａ，８１ｂの双方の端子９６へと接続され
ている。したがって、Ｉ／Ｆ１０６ａが送出する信号
は、モジュール８０で一旦受信され、さらに、他のモジ
ュール８１ａ，８１ｂへと二次的に入力される。このた
め、正常時におけるＩＧＢＴ素子の動作のずれの問題
は、装置２０４と同様にこの装置２０５においても緩和
される。
【０１５１】図２３は、主診断回路９９の内部構成例を
示す回路図である。主診断回路９９では、多入力の論理
和回路１２２が備わっており、この論理和回路１２２の
入力端子には比較器３８，３９，４０，４１およびイン
バータ４２に加えて、もう一つのインバータ１２３が接
続されている点が、図１７の主診断回路８５とは特徴的
に異なっている。インバータ１２３の入力端子にも、イ
ンバータ４２の入力端子と同様に、プルアップ抵抗１２
４が接続されている。
【０１５２】論理和回路１２２は、４種類の検出信号Ｓ
UV，ＳOV，ＳSE，ＳOTのいずれかが異常発生に相当する
値となったとき、または、他の２個のモジュール８１
ａ，８１ｂのいずれかにに属する副診断回路８７が、異
常検出信号ＳFO2またはＳFO3を出力したときに、ハイレ
ベルの信号を出力する。したがって、論理和回路１２２
のハイレベルの出力信号は、「装置２０５に異常が発生
した」との判定結果に対応する。また、一定の基準電圧
を各比較器３８〜４１ごとに生成する回路（図示を略す
る）が備わっている点は、図１７の主診断回路８５と同
様である。
【０１５３】以上の説明では、３個の半導体パワーモジ
ュールが並列接続されて成る複合パワーモジュールの例
を取り上げたが、４個以上を並列接続して成る複合パワ
ーモジュールも同様に構成可能であり、しかも、従来装
置における問題点も同様に解消されることは、以上の説
明から明瞭である。すなわち、装置２０４から装置２０
５への拡張を単純に延長することによって、４個以上を
並列接続して成る複合パワーモジュールを構成すること
が可能である。
【０１５４】並列接続されるモジュールの個数を増やす
ときに、変更すべきモジュールは、主インタフェース８
４を有する１個の主モジュールのみであり、副インタフ
ェース８６を有する他のモジュールすなわち副モジュー
ルは、モジュール８１と同一構成のままである。すなわ
ち、モジュール８１は、多種類の複合パワーモジュール
に共通に利用可能である。このことは、製造コストの低
減につながる。
【０１５５】さらに、主モジュールにおいても、一般に
ｎ個並列用の主モジュールは、単独での使用を含めて、
ｎ−１個以下の並列接続での使用が可能である。例え
ば、図２２に示したモジュール９０は、端子９５を空き
端子とするだけで、２個並列での使用が可能であり、端
子９４，９５の双方を空き端子とするだけで、単独での
使用が可能である。したがって、多数並列用の主モジュ
ールの種類を限定することが可能である。すなわち、小
品種多数生産によって製造コストをさらに低減すること
ができる。
【０１５６】＜６．実施の形態６＞実施の形態１で説明
したように、モジュール１０ａ（１０ｂ）を構成する回
路部分４は１個の半導体チップに集積化（ワンチップ
化）するのが望ましい。このことは、図１０に示したモ
ジュール６０ａ（，６０ｂ，６０ｃ）においても同様で
ある。また、図１６に示したモジュール８０を構成する
主インタフェース８４と主診断回路８５、あるいは、モ
ジュール８１を構成する副インタフェース８６と副診断
回路８７も、同様にワンチップ化するのが望ましい。同
様のことは、図２２に示したモジュール９０についても
当てはまる。
【０１５７】さらに、実施の形態１〜５のそれぞれにお
いて、図２４〜図２７に示すような望ましいワンチップ
化の様々な形態が有り得る。図２４は、主回路素子１に
結合する各種回路、すなわち、過小電圧検出回路ＵＶ、
過大電圧検出回路ＯＶ、駆動回路Ｄｒ、遮断回路ＳＤ、
およびセンシング回路Ｓｅをワンチップに集積化した例
を示している。図示を略するが、この例では、主回路素
子２に結合する駆動回路Ｄｒおよび遮断回路ＳＤも、同
様にワンチップ化される。
【０１５８】図２５は、図２４に示した各種回路と主回
路素子１のＩＧＢＴ素子とをワンチップ化した例を示し
ている。図示を略するが、主回路素子２のＩＧＢＴ素子
とこれに結合する駆動回路Ｄｒおよび遮断回路ＳＤもワ
ンチップ化される。
【０１５９】図２６は、ＩＧＢＴ素子に制御回路基板３
の上に展開されるすべての回路を加えてワンチップ化し
た例を示す。さらに、図２７は、図２５の例に、さらに
ＦＷＤ素子を加えてワンチップ化した例を示す。
【０１６０】以上のようなワンチップ化を行うことで、
装置の小型化およびコスト低減が促進されるだけでな
く、装置の信頼性も向上する。
【０１６１】＜７．変形例＞以上の実施の形態では、半
導体パワーモジュールが備える半導体パワースイッチン
グ素子として、ＩＧＢＴ素子が用いられた。しかしなが
ら、ＩＧＢＴ素子に限らず、例えば、ＭＯＳＦＥＴ、Ｍ
ＣＴ（ＭＯＳ制御型サイリスタ）、あるいは、電流制御
型の素子であるバイポーラトランジスタなどであっても
よい。ただし、駆動回路の構成を簡素なものとする上
で、電圧制御型の半導体パワースイッチング素子が使用
されるのが望ましい。
【０１６２】
【発明の効果】第１の発明のモジュールでは、入力端子
の個数以下の複数個のモジュールを並列に接続したとき
に、各モジュールの間で、複数の入力端子の一つ同士を
互いに接続し、各モジュールの出力端子を、他のすべて
のモジュールの複数の入力端子の一つに、重複なしで接
続することができる。互いに接続された入力端子のいず
れか、あるいはそれらを接続する配線等の部分に、外部
より制御信号を入力すると、この制御信号は、一般に各
モジュールへ互いに異なる遅延時間をもって到達する。
【０１６３】しかしながら、各モジュールへ入力された
制御信号は、他のすべてのモジュールへと入力され、し
かも、選択回路の働きによって、入力された複数の制御
信号の中で最も遅く到達した信号が選択されて駆動回路
へ伝達されるので、すべてのモジュールの間で、制御信
号が駆動回路に入力される時期が一致する。したがっ
て、駆動回路によって駆動される正常時の半導体パワー
スイッチング素子の動作が、すべてのモジュールの間で
同時に行われる。このため、正常時において一部の素子
に負担が集中するという従来装置に見られた問題点が解
消される。
【０１６４】第２の発明のモジュールでは、入力端子の
個数に１を加算した個数以下の複数個のモジュールを並
列に接続したときに、各モジュールの出力端子を、他の
すべてのモジュールの入力端子の一つに、重複なしで接
続することができる。このとき、いずれか１個のモジュ
ールで異常が発生すると、そのモジュールでは遮断信号
が送出され、他のすべてのモジュールには異常検出信号
が送出される。
【０１６５】そして、他のすべてのモジュールには、こ
の異常検出信号が特定の信号として入力されるので、他
のすべてのモジュールにおいても遮断信号が送出され
る。したがって、異常が発生したモジュールを含めてす
べてのモジュールで同時に遮断信号が送出されるので、
半導体パワースイッチング素子が同時に遮断する。この
ため、異常発生時において一部の素子に負担が集中する
という従来装置に見られた問題点が解消される。
【０１６６】第３の発明のモジュールは、この第３の発
明のモジュールを主モジュールとし、第４の発明のモジ
ュールを副モジュールとし、主モジュールとこの主モジ
ュールの入力端子の個数以下の副モジュールとを、並列
に接続して使用するのに適している。このような並列接
続を行うときに、主モジュールの出力端子を副モジュー
ルのそれぞれの入力端子に接続し、副モジュールの各１
の出力端子を、主モジュールの入力端子の一つに、重複
することなく接続し、主モジュールのもう一つの出力端
子を、副モジュールの各１の駆動回路へと結合すること
ができる。
【０１６７】このとき、主モジュールで異常が発生する
と、この主モジュールでは遮断信号が送出され、すべて
の副モジュールには異常検出信号が送出される。そし
て、すべての副モジュールには、この異常検出信号が遮
断信号として入力されるので、異常が発生したモジュー
ルを含めてすべてのモジュールで同時に遮断信号が遮断
回路へと入力される。すなわち、異常発生時の半導体パ
ワースイッチング素子の遮断が同時に行われる。
【０１６８】また、副モジュールのいずれか一つで異常
が発生すると、その副モジュールから主モジュールへと
異常検出信号が送出される。その結果、主モジュールで
は遮断信号が送出され、すべての副モジュールには異常
検出信号が送出されるので、異常が発生したモジュール
を含めてすべてのモジュールで、同時に遮断信号が遮断
回路へと入力される。このため、異常発生時において一
部の素子に負担が集中するという従来装置に見られた問
題点が解消される。
【０１６９】また、主モジュールのもう一つの入力端子
へ制御信号を入力すると、この制御信号は出力端子の駆
動回路へと伝達されるとともに、もう一つの出力端子か
らすべての副モジュールの駆動回路へと入力される。こ
のため、制御信号が駆動回路へと達する時期の、各モジ
ュール間でのずれが緩和される。すなわち、正常時にお
いて一部の素子に負担が集中するという従来装置に見ら
れた問題点が改善される。
【０１７０】第４の発明のモジュールは、第３の発明に
関する上記説明で述べた形態で、第３の発明のモジュー
ルと並列に接続して使用するのに適している。
【０１７１】第５の発明のモジュールでは、前記検出回
路、前記駆動回路、および前記遮断回路を含む回路部分
が、１個の半導体チップに集積化（ワンチップ化）され
ているので、モジュールの小型化、低コスト化がもたら
されるだけでなく、モジュールの信頼性が高まる。
【０１７２】第６の発明のモジュールでは、選択回路が
簡単な論理演算回路で構成されるので、選択回路が低廉
かつ簡単に製造可能である。
【０１７３】第７の発明の複合モジュールでは、入力端
子の個数以下の複数個の第１の発明のモジュールが並列
に接続され、しかも、各モジュールの間で、複数の入力
端子の一つ同士が互いに接続され、各モジュールの出力
端子が、他のすべてのモジュールの複数の入力端子の一
つに、重複なしで接続されている。互いに接続された入
力端子のいずれか、あるいはそれらを接続する配線等の
部分に、外部より制御信号を入力すると、この制御信号
は、一般に各モジュールへ互いに異なる遅延時間をもっ
て到達する。
【０１７４】しかしながら、各モジュールへ入力された
制御信号は、他のすべてのモジュールへと入力され、し
かも、選択回路の働きによって、入力された複数の制御
信号の中で最も遅く到達した信号が選択されて駆動回路
へ伝達されるので、すべてのモジュールの間で、制御信
号が駆動回路に入力される時期が一致する。したがっ
て、駆動回路によって駆動される正常時の半導体パワー
スイッチング素子の動作が、すべてのモジュールの間で
同時に行われる。このため、正常時において一部の素子
に負担が集中するという従来装置に見られた問題点が解
消される。
【０１７５】第８の発明の複合モジュールでは、入力端
子の個数に１を加算した個数以下の複数個の第２の発明
のモジュールが並列に接続され、しかも、各モジュール
の出力端子が、他のすべてのモジュールの入力端子の一
つに、重複なしで接続されている。このため、いずれか
１個のモジュールで異常が発生すると、そのモジュール
では遮断信号が送出され、他のすべてのモジュールには
異常検出信号が送出される。
【０１７６】そして、他のすべてのモジュールには、こ
の異常検出信号が特定の信号として入力されるので、他
のすべてのモジュールにおいても遮断信号が送出され
る。したがって、異常が発生したモジュールを含めてす
べてのモジュールで同時に遮断信号が送出されるので、
半導体パワースイッチング素子が同時に遮断する。この
ため、異常発生時において一部の素子に負担が集中する
という従来装置に見られた問題点が解消される。
【０１７７】第９の発明の複合モジュールでは、第２の
発明のモジュールを主モジュールとし、第４の発明のモ
ジュールを副モジュールとし、主モジュールとこの主モ
ジュールの入力端子の個数以下の副モジュールとが、並
列に接続されている。しかも、主モジュールの出力端子
が副モジュールのそれぞれの入力端子に接続され、副モ
ジュールの各１の出力端子が、主モジュールの入力端子
の一つに、重複することなく接続されている。
【０１７８】このため、主モジュールで異常が発生する
と、この主モジュールでは遮断信号が送出され、すべて
の副モジュールには異常検出信号が送出される。そし
て、すべての副モジュールには、この異常検出信号が遮
断信号として入力されるので、異常が発生したモジュー
ルを含めてすべてのモジュールで同時に遮断信号が遮断
回路へと入力される。すなわち、異常発生時の半導体パ
ワースイッチング素子の遮断が同時に行われる。
【０１７９】また、副モジュールのいずれか一つで異常
が発生すると、その副モジュールから主モジュールへと
異常検出信号が送出される。その結果、主モジュールで
は遮断信号が送出され、すべての副モジュールには異常
検出信号が送出されるので、異常が発生したモジュール
を含めてすべてのモジュールで、同時に遮断信号が遮断
回路へと入力される。このため、異常発生時において一
部の素子に負担が集中するという従来装置に見られた問
題点が解消される。
【０１８０】第１０の発明の複合モジュールでは、第３
の発明のモジュールを主モジュールとし、第４の発明の
モジュールを副モジュールとし、主モジュールとこの主
モジュールの入力端子の個数以下の副モジュールとが、
並列に接続されている。しかも、主モジュールのもう一
つの出力端子が、副モジュールの各１の駆動回路へと結
合されている。
【０１８１】このため、主モジュールのもう一つの入力
端子へ制御信号を入力すると、この制御信号は出力端子
の駆動回路へと伝達されるとともに、もう一つの出力端
子からすべての副モジュールの駆動回路へと入力され
る。このため、制御信号が駆動回路へと達する時期の、
各モジュール間でのずれが緩和される。すなわち、正常
時において一部の素子に負担が集中するという従来装置
に見られた問題点が改善される。
【図面の簡単な説明】
【図１】 実施の形態１の装置の構成を示すブロック図
である。
【図２】 図１の装置と負荷との接続を示す回路図であ
る。
【図３】 図１の装置の各種検出回路の構成を示す回路
図である。
【図４】 図１の装置の診断回路の構成を示す回路図で
ある。
【図５】 図１の装置の入出力インタフェースの構成を
示す回路図である。
【図６】 図１の装置のロジック回路の構成を示す回路
図である。
【図７】 図１の装置の動作例を示すタイミングチャー
トである。
【図８】 図７の一部を拡大して示すタイミングチャー
トである。
【図９】 実施の形態２の装置の構成を示すブロック図
である。
【図１０】 図９の装置のモジュールの構成を示すブロ
ック図である。
【図１１】 図９の装置の診断回路の構成を示す回路図
である。
【図１２】 図９の装置の入出力インタフェースの構成
を示す回路図である。
【図１３】 図９の装置のロジック回路の構成を示す回
路図である。
【図１４】 実施の形態３の装置の構成を示すブロック
図である。
【図１５】 図１４の装置のモジュールの使用形態を示
すブロック図である。
【図１６】 実施の形態４の装置の構成を示すブロック
図である。
【図１７】 図１６の装置の主診断回路の構成を示す回
路図である。
【図１８】 図１６の装置の副診断回路の構成を示す回
路図である。
【図１９】 図１６の装置の主インタフェースの構成を
示す回路図である。
【図２０】 図１６の装置の副インタフェースの構成を
示す回路図である。
【図２１】 実施の形態５の装置の構成を示すブロック
図である。
【図２２】 図２１の装置の主モジュールの構成を示す
ブロック図である。
【図２３】 図２１の装置の主診断回路の構成を示すブ
ロック図である。
【図２４】 実施の形態６のワンチップ化の一例を示す
ブロック図である。
【図２５】 実施の形態６のワンチップ化の一例を示す
ブロック図である。
【図２６】 実施の形態６のワンチップ化の一例を示す
ブロック図である。
【図２７】 実施の形態６のワンチップ化の一例を示す
ブロック図である。
【図２８】 従来の装置の構成を示すブロック図であ
る。
【図２９】 図２８の装置の動作例を示すタイミングチ
ャートである。
【図３０】 図２９の一部を拡大して示すタイミングチ
ャートである。
【符号の説明】
ＩＧＢＴ ＩＧＢＴ素子（半導体パワースイッチング素
子）、Ｄｒ 駆動回路、１１，１２，１４，６１，６
２，６３，６５，６６，９１，９４，９５ 端子（入力
端子）、１３，１５，６７，６８，９２，９３ 端子
（出力端子）、Ｌロジック回路（選択回路）、ＰＣ 遮
断回路、８５，９９ 主診断回路（診断回路）、８７
副診断回路（診断回路）、ＵＶ 過小電圧検出回路（検
出回路）、ＯＶ 過大電圧検出回路（検出回路）、Ｓｅ
センシング回路（検出回路）、ＯＴ 温度検出回路
（検出回路）、３８，３９，４０，４１ 比較器（比較
回路）、２２，３７，７０，１２２ 論理和回路（判定
回路）、８４ 主インタフェース（インタフェース回
路）、５６，７６ ＡＮＤ回路、５７，７７ ＮＯＲ回
路、５５，７５ ＳＲラッチ（ＲＳラッチ回路）。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 主電流をスイッチングする半導体パワー
    スイッチング素子と、当該素子を駆動する駆動回路と、
    異常時の損傷から前記素子を保護する保護回路と、を備
    える半導体パワーモジュールにおいて、 複数の入力端子と、 出力端子と、 前記複数の入力端子へ外部より入力される同複数の制御
    信号の中で最も遅延した制御信号を選択して前記駆動回
    路へ伝達する選択回路と、 前記選択回路に入力される前記複数の制御信号の１つを
    前記出力端子へと伝達する伝達経路と、 をさらに備えることを特徴とする半導体パワーモジュー
    ル。
  2. 【請求項２】 主電流をスイッチングする半導体パワー
    スイッチング素子と、当該素子を駆動する駆動回路と、
    異常時の損傷から前記素子を保護する保護回路と、を備
    える半導体パワーモジュールにおいて、 前記保護回路に結合した少なくとも１個の入力端子と、 前記保護回路に結合した出力端子と、 をさらに備え、 前記保護回路が、 遮断信号が入力されると、前記駆動回路の動作に優先し
    て、前記素子を遮断するように駆動する遮断回路と、 前記素子の動作に関わる量を検出する検出回路と、 診断回路と、を備え、 当該診断回路は、 前記検出回路で検出された前記量を基準値と比較するこ
    とによって、異常が発生したか否かに対応する信号を出
    力する比較回路と、 前記比較回路が異常発生に対応する信号を出力したと
    き、または、前記少なくとも１個の入力端子のいずれか
    に特定の信号が入力されたとき、の少なくともいずれか
    であるときに、前記遮断回路へ前記遮断信号を送出する
    とともに、前記出力端子へ異常検出信号を送出する判定
    回路と、を備えることを特徴とする半導体パワーモジュ
    ール。
  3. 【請求項３】 請求項２に記載の半導体パワーモジュー
    ルにおいて、 もう一つの入力端子と、 もう一つの出力端子と、 前記もう一つの入力端子へ外部より入力される制御信号
    を前記駆動回路と前記もう一つの出力端子とに振り分け
    て伝達するインタフェース回路と、 をさらに備えることを特徴とする半導体パワーモジュー
    ル。
  4. 【請求項４】 主電流をスイッチングする半導体パワー
    スイッチング素子と、当該素子を駆動する駆動回路と、
    異常時の損傷から前記素子を保護する保護回路と、を備
    える半導体パワーモジュールにおいて、 前記保護回路に結合した入力端子と、 前記保護回路に結合した出力端子と、 を備え、 前記保護回路が、 前記入力端子へ遮断信号が入力されると、前記駆動回路
    の動作に優先して、前記素子を遮断するように駆動する
    遮断回路と、 前記素子の動作に関わる量を検出する検出回路と、 診断回路とを備え、 当該診断回路は、 前記検出回路で検出された前記量を基準値と比較するこ
    とによって、異常が発生したか否かに対応する信号を出
    力する比較回路と、 前記比較回路が異常発生に対応する信号を出力したとき
    に、前記出力端子へ異常検出信号を送出する判定回路
    と、を備えることを特徴とする半導体パワーモジュー
    ル。
  5. 【請求項５】 請求項２または請求項４に記載の半導体
    パワーモジュールにおいて、 前記検出回路、前記駆動回路、および前記遮断回路を含
    む回路部分が、１個の半導体チップに集積化されている
    ことを特徴とする半導体パワーモジュール。
  6. 【請求項６】 請求項１に記載の半導体パワーモジュー
    ルにおいて、 前記選択回路が、 前記複数の制御信号が入力されるＡＮＤ回路と、 前記複数の制御信号が入力されるＮＯＲ回路と、 前記ＡＮＤ回路と前記ＮＯＲ回路の出力が、セット端子
    とリセット端子にそれぞれ入力され、出力が前記駆動回
    路に入力されるＲＳラッチ回路と、 を備えることを特徴とする半導体パワーモジュール。
  7. 【請求項７】 並列接続された複数の半導体パワーモジ
    ュールを備える複合パワーモジュールにおいて、 前記複数の半導体パワーモジュールの各１が、請求項１
    に記載の半導体パワーモジュールであり、 前記複数の半導体パワーモジュールの個数が、当該複数
    の半導体パワーモジュールの各１が備える前記複数の入
    力端子の個数以下であり、 前記複数の半導体パワーモジュールの間で、前記複数の
    入力端子の一つ同士が互いに接続されており、 前記複数の半導体パワーモジュールの各１の前記出力端
    子が、当該各１を除くすべての半導体パワーモジュール
    の前記複数の入力端子の一つに、前記各１とは別の半導
    体パワーモジュールの前記出力端子とは重複しないよう
    に、接続されていることを特徴とする複合パワーモジュ
    ール。
  8. 【請求項８】 並列接続された複数の半導体パワーモジ
    ュールを備える複合パワーモジュールにおいて、 前記複数の半導体パワーモジュールの各１が、請求項２
    に記載の半導体パワーモジュールであり、 前記複数の半導体パワーモジュールの個数が、当該複数
    の半導体パワーモジュールの各１が備える前記少なくと
    も１個の入力端子の個数に１を加算した個数以下であ
    り、 前記複数の半導体パワーモジュールの各１の前記出力端
    子が、当該各１を除くすべての半導体パワーモジュール
    の前記少なくとも１個の入力端子の一つに、前記各１と
    は別の半導体パワーモジュールの前記出力端子とは重複
    しないように、接続されていることを特徴とする複合パ
    ワーモジュール。
  9. 【請求項９】 並列接続された複数の半導体パワーモジ
    ュールを備える複合パワーモジュールにおいて、 前記複数の半導体パワーモジュールの１つである主モジ
    ュールが請求項２に記載の半導体パワーモジュールであ
    り、 残りすべての半導体パワーモジュールである少なくとも
    １個の副モジュールの各１が請求項４に記載の半導体パ
    ワーモジュールであって、 前記少なくとも１個の副モジュールの個数が、前記主モ
    ジュールの前記少なくとも１個の入力端子の個数以下で
    あり、 前記主モジュールの前記出力端子が、前記少なくとも１
    個の副モジュールのそれぞれの前記入力端子に接続され
    ており、 前記少なくとも１個の副モジュールの各１の前記出力端
    子が、前記主モジュールの前記入力端子の一つに、重複
    することなく接続されていることを特徴とする複合パワ
    ーモジュール。
  10. 【請求項１０】 並列接続された複数の半導体パワーモ
    ジュールを備える複合パワーモジュールにおいて、 前記複数の半導体パワーモジュールの１つである主モジ
    ュールが請求項３に記載の半導体パワーモジュールであ
    り、 残りすべての半導体パワーモジュールである少なくとも
    １個の副モジュールの各１が請求項４に記載の半導体パ
    ワーモジュールであって、 前記少なくとも１個の副モジュールの個数が、前記主モ
    ジュールの前記少なくとも１個の入力端子の個数以下で
    あり、 前記主モジュールの前記出力端子が、前記少なくとも１
    個の副モジュールのそれぞれの前記入力端子に接続され
    ており、 前記少なくとも１個の副モジュールの各１の前記出力端
    子が、前記主モジュールの前記入力端子の一つに、重複
    することなく接続されており、 前記主モジュールの前記もう一つの出力端子が、前記少
    なくとも１個の副モジュールの各１の前記駆動回路に結
    合していることを特徴とする複合パワーモジュール。
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