JP2004215415A

JP2004215415A - 電力用半導体素子のゲート駆動回路

Info

Publication number: JP2004215415A
Application number: JP2003000415A
Authority: JP
Inventors: Takeaki Tabata; 壮章田畑; Kiyoaki Sasagawa; 清明笹川
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-01-06
Filing date: 2003-01-06
Publication date: 2004-07-29
Anticipated expiration: 2023-01-06
Also published as: JP4178454B2

Abstract

【課題】複数個並列接続された電力用半導体素子のゲートの１つまたは複数が、寿命や劣化などにより短絡した場合でも他の正常な素子に影響を与えることなく、装置の運転を継続できるようにする。
【解決手段】複数個並列接続された電力用半導体素子Ｑ１〜Ｑｎのゲートをゲート駆動回路ＧＤＵを介して駆動する場合、電力用半導体素子Ｑ１〜Ｑｎの各ゲートに一定値以上の電流が流れたら溶断するような電線Ｌ１〜Ｌｎを接続しておき、そのうちの１つまたは複数が短絡した場合は対応する半導体素子をＧＤＵから積極的に切り離すことにより、他の素子へ影響が及ばないようにする。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
この発明は、複数の素子で構成される電力変換装置において、１素子または複数素子が寿命や事故等によりゲートが短絡したときに、装置を停止することなく継続運転を可能にする電力用半導体素子のゲート駆動に関する。
【０００２】
【従来の技術】
図１５に、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を用いた電力変換装置の一般的な例を示す。これは、ＩＧＢＴを直列または並列に構成して直流電源Ｅｄに接続することで、出力端子に接続された負荷Ｌに、任意の電力を供給するものである。
図１６に、ＩＧＢＴの駆動回路（ゲート駆動回路）の一般的な例を示す。
ゲート駆動回路ＧＤＵは、図示されない制御装置から与えられるオン，オフ信号に同期して、ＩＧＢＴのゲート・エミッタ間に順電圧Ｖｏｎを与えることによってオンさせ、逆電圧Ｖｏｆｆを与えることでオフさせる。ＩＧＢＴが正常な場合には、ＩＧＢＴのゲート・エミッタ間の電圧ＶＧＥは、ＶｏｎまたはＶｏｆｆまで充電されることになる。
【０００３】
ところで、負荷Ｌに供給する電力容量を大きくしたい場合、電力変換装置を構成する各ＩＧＢＴの容量を大きくする必要があり、ＩＧＢＴ単体の容量から複数素子を並列に接続して構成することで大容量化が可能となり、大容量の電力変換装置を提供することができる。図１７に、大容量化したＩＧＢＴの内部等価回路を示す。ここでは、ＩＧＢＴ素子Ｑ１〜Ｑｎを、複数個並列に接続して構成している。
【０００４】
ただし、Ｑ１〜Ｑｎには図１８（ａ）に示すように、ゲート・エミッタ間入力容量Ｃｇｅがそれぞれ存在する。また、Ｑ１〜Ｑｎの特性にばらつきがあるため、Ｑ１〜Ｑｎのスイッチング時間にばらつきが生じる。さらに、各チップ間の入力容量Ｃｇｅとゲート配線に存在する寄生インダクタンスＬｇｓの影響によって、図１８（ｂ）に示すような共振電流Ｉｇｒが発生する。これらを防止するため、各チップのゲート端子に図１７のように抵抗Ｒｇ１〜Ｒｇｎを接続し、スイッチング時間のばらつきと入力容量間の共振電流Ｉｇｒを抑制して使用する。
【０００５】
上記のように複数の素子を並列接続する場合、ＩＧＢＴの寿命や事故により１チップまたは複数チップが破壊すると、ゲート・エミッタ間のインピーダンスが短絡する。図１９に１つのチップＱｎが短絡した場合を示す。このとき、制御装置から与えられるオン信号により、ＧＤＵがＩＧＢＴのゲートを充電させるように動作した場合、ＩＧＢＴのゲートに印加される電圧ＶＧＥは次の（１）式で示すようになる。
ＶＧＥ＝［Ｒｇｎ／（Ｒｇｏｎ＋Ｒｇｎ）］・Ｖｏｎ …（１）
【０００６】
このような場合、その他のＩＧＢＴチップは、ゲート電圧が規定の電圧Ｖｏｎまで充電しなくなり、コレクタ・エミッタ間の電圧が図２０のようにＶＣＥ１→ＶＣＥ２に上昇して、ＩＧＢＴの導通損失が増大することとなり、最終的には熱暴走により素子が破壊することがあり、大事故につながる可能性がある。そのため、破壊した素子に流入する電流を抑制するもの（特許文献１参照）、または駆動回路を遮断（オフ）するもの（特許文献２参照）などがある。しかし、これらは複数素子を並列接続したものに対処するものではない。
これに対し、複数素子に対処するものもあるが（特許文献３参照）、これは単に素子の異常を検出するにとどまるもので、検出後の処理については何も記載されていない。
【０００７】
【特許文献１】
特開平１０−２０９８３１号公報（第３−４頁、図１）
【特許文献２】
特開平１０−０７０８３２号公報（第３頁、図２）
【特許文献３】
特開２００２−２２２９２０号公報（第３−４頁、図１）
【０００８】
【発明が解決しようとする課題】
したがって、この発明の課題は、複数素子が並列接続されたＩＧＢＴ等の電力用半導体素子の、１つまたは複数のチップのゲートのインピーダンスが短絡した場合でも、その他の素子に影響を与えることなくその動作を保証（継続）できるようにすることにある。
【０００９】
【課題を解決するための手段】
このような課題を解決するため、請求項１の発明では、電力変換装置の各アームに複数個並列に接続して用いられる電力用半導体素子のゲート駆動回路において、
各電力用半導体素子のゲートを、所定値以上の電流が流れたとき溶断する容量の電線によりそれぞれ接続したことを特徴とする。
請求項２の発明では、電力変換装置の各アームに複数個並列に接続して用いられる電力用半導体素子のゲート駆動回路において、
前記各電力用半導体素子のゲート配線に、それぞれヒューズを挿入したことを特徴とする。
【００１０】
また、請求項３の発明で、電力変換装置の各アームに複数個並列に接続して用いられる電力用半導体素子のゲート駆動回路において、
前記各アーム毎に電力用半導体素子のゲートに流れる電流を検出する検出手段と、ゲートに流す電流を増加させる電流増加手段とを設け、一定値以上のゲート電流が流れたら対応する電力用半導体素子のゲート配線を積極的に溶断することを特徴とする。
この請求項３の発明においては、前記ゲートに流す電流を増加させるのは、電力用半導体素子の過渡状態が終了した後の定常状態時とすることができる（請求項４の発明）。
【００１１】
【発明の実施の形態】
図１はこの発明の第１の実施の形態を示す構成図である。
これは、各チップのゲート線に、１つのチップが短絡したとき流れる電流によって溶断するように、その断面積や材料を選択した電線Ｌ１〜Ｌｎを用いるようにしたものである。
図１の作用について、図２，図３を参照して説明する。
まず、全ＩＧＢＴ素子Ｑ１〜Ｑｎが正常な場合は、オン，オフ信号が入ったときにゲート・エミッタ間を充電する電流が流れた後の定常状態では、各ＩＧＢＴのゲート電流は次式のように０となる。
Ｉｇ＝Ｉｇ１＝Ｉｇ２＝……＝Ｉｇｎ＝０（２）
【００１２】
図１において、或るチップＱｎが寿命や故障等により、図２に示すようにゲート・エミッタ間のインピーダンスが短絡した場合、Ｑｎには次の（３）式で示す電流が常時流れることとなる。
Ｉｇｎ＝Ｖｏｆｆ／（Ｒｇｏｆｆ＋Ｒｇｎ）（３）
そこで、電線Ｌ１〜Ｌｎとして、上記（３）式で示す電流が流れたら溶断するような断面積，材料の電線を選定しておく。これにより、Ｉｇｎの電流が流れた場合、すなわち１つのチップのゲートが短絡した場合、そのチップのゲート配線は溶断し、ゲート駆動回路ＧＤＵとの接続が図３のように切り離される。ゲート配線が切り離されたチップは、ゲートが短絡しているため、オン，オフ信号に関係なくオフを継続する。また、ゲートが短絡したチップのゲート配線を溶断していれば、その他のチップはオン，オフ信号に同期して、ＩＧＢＴのゲート電圧をＧＤＵによりＶｏｎまたはＶｏｆｆまで充電することができ、正常時と同様にＩＧＢＴを駆動することができる。
【００１３】
図４にこの発明の第２の実施の形態を示す。
これは、ゲート配線を切り離す手段として、各素子のゲート配線にヒューズＦ１〜Ｆｎを挿入したものである。このヒューズＦ１〜Ｆｎは図１の電線Ｌ１〜Ｌｎと同等の機能を有するので、図４の作用を説明する図５，図６も図２，図３の説明とほとんど同様となる。
【００１４】
図７にこの発明の第３の実施の形態を示す。
この例は、ゲート配線を切り離すために、ゲート電流を検出するためのゲート両端電圧ＶＧＥを基準電圧Ｖｒｅｆと比較するコンパレータＣｍｐと、このＣｍｐの出力とオフ信号をアンド回路ＡＮＤに入力し、このＡＮＤ回路の出力に応じてＩＧＢＴをオフさせる電圧Ｖｏｆｆの電圧を上昇させる回路（図示省略）に接続したものである。
【００１５】
その動作について説明する。
電流Ｉｇｎが流れると、Ｃｍｐは図８に示すようにＩｇｎを検出し、オフ信号入力後の定常状態のときに、直流電圧Ｖｏｆｆを上昇させる。Ｖｏｆｆが上昇すると、Ｉｇｎが増大する（図９参照）。すなわち、ＶｏｆｆをＶｏｆｆ１まで上昇させたとすると、この時流れる電流Ｉｇｎ１は次の（４）式で示す値となる。
Ｉｇｎ１＝Ｖｏｆｆ１／（Ｒｇｏｆｆ＋Ｒｇｎ）（４）
ここで、ゲート配線をＩｇｎ１が流れたときに溶断できるようにしておく。そうすれば、１チップのゲートが短絡した場合にそのチップのゲート配線は溶断し、ＧＤＵとの配線が切り離される。ゲート配線が切り離されたチップはゲートが短絡しているため、オン，オフ信号に関係なくオフを継続する（図１０参照）。
【００１６】
図１１にこの発明の第４の実施の形態を示す。
図７では、チップのゲート配線を積極的に溶断するに当たり電圧を上昇させるようにしたが、こうする代わりにゲート抵抗ＲｇｏｆｆをＲｇｏｆｆ＝Ｒｇｏｆｆ１＋Ｒｇｏｆｆ２として、そのＲｇｏｆｆの両端の電圧をコンパレータＣｍｐで検出し（図１２参照）、その値が所定値以上になったらオフ信号とのＡＮＤ回路を介してスイッチＳを閉じ、Ｒｇｏｆｆ＝Ｒｇｏｆｆ１としてゲート電流ＩｇｎをＩｇｎ１に増加させ（図１３参照）、ゲートが短絡したチップのゲート配線を溶断してＧＤＵから切り離すことで（図１４参照）、図７と同様の動作を可能にするものである。
【００１７】
【発明の効果】
この発明によれば、大容量化するために複数並列に接続された電力用半導体素子を駆動する場合、寿命や事故により１チップまたは複数チップのゲートインピーダンスが短絡した場合でも、その他の素子に影響を与えることなくその動作を保証し得るという利点がもたらされる。電力変換装置を継続運転できるため、運転を停止させるものに比べて装置の信頼性が向上する。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示す回路図
【図２】図１の短絡時説明図
【図３】図１の溶断動作説明図
【図４】この発明の第２の実施の形態を示す回路図
【図５】図４の短絡，溶断動作説明図
【図６】図４の溶断時説明図
【図７】この発明の第３の実施の形態を示す回路図
【図８】図７の短絡時説明図
【図９】図７の電流増大時説明図
【図１０】図７の溶断時説明図
【図１１】この発明の第４の実施の形態を示す回路図
【図１２】図１１の短絡時説明図
【図１３】図１１の電流増大時説明図
【図１４】図１１の溶断時説明図
【図１５】一般的な電力変換装置の回路構成図
【図１６】一般的なＩＧＢＴ駆動回路図
【図１７】大容量化したＩＧＢＴの構成例図
【図１８】ＩＧＢＴの入力容量，共振電流説明図
【図１９】ＩＧＢＴ短絡時の説明図
【図２０】ＩＧＢＴのコレクタ・エミッタ間電圧特性の説明図
【符号の説明】
Ｌ１〜Ｌｎ…電線（ゲート配線）、Ｆ１〜Ｆｎ…ヒューズ、Ｑ１〜Ｑｎ…ＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）、Ｒｇ１〜Ｒｇｎ…ゲート抵抗、Ｒｇｏｎ…オン抵抗、Ｒｇｏｆｆ…オフ抵抗、Ｉｇ１〜Ｉｇｎ…ゲート電流、ＧＤＵ…ゲート駆動回路、Ｃｍｐ…コンパレータ、ＡＮＤ…アンド回路、Ｓ…スイッチ。

Claims

電力変換装置の各アームに複数個並列に接続して用いられる電力用半導体素子のゲート駆動回路において、
各電力用半導体素子のゲートを、所定値以上の電流が流れたとき溶断する容量の電線によりそれぞれ接続したことを特徴とする電力用半導体素子のゲート駆動回路。
電力変換装置の各アームに複数個並列に接続して用いられる電力用半導体素子のゲート駆動回路において、
前記各電力用半導体素子のゲート配線に、それぞれヒューズを挿入したことを特徴とする電力用半導体素子のゲート駆動回路。
電力変換装置の各アームに複数個並列に接続して用いられる電力用半導体素子のゲート駆動回路において、
前記各アーム毎に電力用半導体素子のゲートに流れる電流を検出する検出手段と、ゲートに流す電流を増加させる電流増加手段とを設け、一定値以上のゲート電流が流れたら対応する電力用半導体素子のゲート配線を積極的に溶断することを特徴とする電力用半導体素子のゲート駆動回路。
前記ゲートに流す電流を増加させるのは、電力用半導体素子の過渡状態が終了した後の定常状態時とすることを特徴とする請求項３に記載の電力用半導体素子のゲート駆動回路。