JPH0795657B2

JPH0795657B2 - 保護機能内蔵型ｍｏｓｆｅｔ

Info

Publication number: JPH0795657B2
Application number: JP62224064A
Authority: JP
Inventors: 努松下; 幸嗣広田
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1987-09-09
Filing date: 1987-09-09
Publication date: 1995-10-11
Anticipated expiration: 2010-10-11
Also published as: JPS6468005A

Description

【発明の詳細な説明】〔発明の利用分野〕この発明は、過電力、過電流、過電圧に対する保護機能
を備えたMOSFET、特にパワーMOSFETに関する。

〔従来技術〕

従来の保護機能内蔵型MOSFETとしては、例えば、1985年
アイイーイーイーパワーエレクトロニクススペシ
ャリスツコンファレンスレコード（IEEE Power Ele
ctronics Specialists Conference Record,1985,pp22
9）に記載されているものがある。

上記の装置は、第10〜12図に示すようなものであり、過
電流および過温度保護機能を備えたものである。

まず、第10図は全体の構成を示す図であり、縦型パワー
MOSFETと同一チップ内に保護機能を受け持つCMOSおよび
バイポーラICを形成した、いわゆるパワーICの構成とな
っている。

第10図の装置においては、Thermal limit83で過温度
を、Current limit84で過電流を検出すると、CMOSロジ
ック部に信号が伝達され、図中でPOWER TMOS81と記載さ
れているパワーMOSFETを遮断することによって素子の破
壊を防止するようになっている。

第11図は、上記の従来例における過温度保護回路の回路
図である。

この回路においては、パイポーラトランジスタのベース
・エミッタ間電圧の温度変化を検出し、基準電圧と比較
して保護機能を作動させるようになっているが、このよ
うな微妙なアナログ制御を精度良く行なうために複雑で
大規模の回路構成となっている。

第12図は、上記の従来例の基本デバイス構造の断面図で
ある。

前述のような大規模なICとパワーMOSFETを集積するため
にかなり複雑な構造となっており、その製造には２回の
エピタキシャル成長と埋込層の形成、分離層の形成など
を含む長い工程が必要である。

〔発明が解決しようとする問題点〕

上記のごとき従来の保護機能内蔵型MOSFETにおいては、
過温度保護機能として温度を検出してフィードバックす
る構成であり、精度良い制御のためには大規模な回路構
成を必要とするものとなっていたため、素子面積が増大
し、またIC形成のために複雑な製造プロセスが必要なた
め大幅なコスト増を招く等の問題があった。

本発明は上記のごとき従来技術の問題を解決するために
なされたものであり、製造工程が少なく低コストであ
り、かつ、パワーデバイスの安全動作領域（ASO＝Area
of Safety Operation）に良く適合した保護を行なうこ
との出来る保護機能を内蔵したMOSFETを提供することを
目的とするものである。

〔問題を解決するための手段〕

上記の目的を達成するため、本発明においては、ゲート
端子とドレイン端子が負荷駆動用MOSFETと共通に接続さ
れ、上記負荷駆動用MOSFETのドレイン電流I_DのI/Nのド
レイン電流I₁が流れるカレントミラー用MOSFETと、上記
カレントミラー用MOSFETのドレイン端子とソース端子間
に接続され、上記負荷駆動用MOSFETのドレイン・ソース
電圧V_DSに対応した電流I₂が流れる抵抗値R₁の第１の抵
抗と、上記カレントミラー用MOSFETのソース端子と負荷
駆動用MOSFETのソース端子間に接続され、その抵抗値R₂
がR₁≫R₂なる値を有し、上記電流I₁とI₂が流れる第２の
抵抗と、ベース端子が上記カレントミラー用MOSFETのソ
ース端子に接続され、コレクタ端子とエミッタ端子の一
方が上記負荷駆動用MOSFETのゲート端子に、他方がソー
ス端子に接続され、上記第２の抵抗の端子電圧がしきい
値V_Fを越えるとスイッチングするバイポーラトランジス
タと、を備え、上記ドレイン電流I_Dと、上記ドレイン・ソース電圧V_DS
と、上記しきい値電圧V_Fとの関係がI_D＞−（N/R₁）V_DS
＋（N/R₂）V_Fで示され、上式において−（N/R₁）＝Ａ、
（N/R₂）V_F＝Ｂとおいた場合に、それぞれの値は、上式
で示す動作特性曲線上のV_DS×I_Dの最大値すなわち-B²/4
Aと、上記負荷駆動用MOSFETの最大許容損失P_DとがP_D≧-
B²/4Aの関係を満足するように選択された値とするよう
に構成している。

なお、上記のカレントミラー用MOSFETは負荷駆動用MOSF
ETのドレイン電流I_Dを検出する手段であり、上記第１の
抵抗はドレイン・ソース間電圧V_DSを検出する手段であ
り、上記第２の抵抗とバイポーラトランジスタは過電力
時を検出して負荷駆動用MOSFETを遮断する手段である。

すなわち、本発明においては、過電力保護機能として、
素子の温度を測定するのではなく、パワーMOSFETのドレ
イン・ソース電圧V_DSとドレイン電流I_Dとの組み合わせ
からパワーMOSFETのチップ内での消費電力を検出し、そ
の値が所定の条件に達するとゲート・ソース電圧V_GSをO
FFにしてパワートランジスタを遮断するように構成して
いる。

〔実施例〕

実施例の説明の前に、パワートランジスタのASO（Area
of Safety Operation＝安全動作領域）について説明す
る。

第２図（ａ）は、ASOの特性図であり、縦軸はドレイン
電流I_D、横軸はドレイン・ソース電圧V_DSである。

第２図において、、、の３本の実線で囲まれた範
囲がASOである。

まず、直線は、電流による限界値であり、この実線か
ら上は過電流範囲となる。

次に、曲線は、チップ内消費電力による限界値であ
り、この実線から右側が過電力範囲となる。なお、過電
力による障害は、その電力によって発生する熱によるも
のであるから、この範囲は過温度範囲に等しい。

また、直線は、電圧による限界値であり、この実線か
ら右側が過電圧範囲となる。

上記のごとく、パワートランジスタが安全に動作できる
範囲ASOは、電流、電力及び電圧の三つの条件によって
規制されており、パワートランジスタを保護し、かつAS
Oの限界まで動作させるためには、第２図（ａ）の特性
に出来るだけ近似した保護機能を設定することが必要で
ある。

以下、実施例に基づいて本発明を説明する。

第１図は、本発明の第１の実施例図であり、（ａ）は回
路図、（ｂ）は動作特性図を示す。

第１図において、FET₁は負荷を駆動するメインMOSFET、
FET₂はカレントミラー用のMOSFETである。このカレント
ミラー用のFET₂は単一セルのMOSFETであり、FET₁は同じ
単一セルを数千個並列に接続したものである。このセル
数の比ＮがFET₁とFET₂との電流の分流比に等しいこと、
すなわち、いわゆるカレントミラーの原理により、カレ
ントミラー用のFET₂に流れる電流を検出することによっ
て負荷駆動用のFET₁に流れる電流を検出することが出来
る。なお、カレントミラー用FET₂のセル数は一個に限ら
れるものではないが、FET₁のセル数よりは大幅に小さい
数である。

また、R₁はドレイン電圧V_DS検出用抵抗である。また、F
ET₂およびR₁とFET₁のソースとの間には抵抗R₂が接続さ
れている。また、Tr₁はバイポーラトランジスタであ
り、FET₁のゲートとソースとの間に接続され、そのベー
ス・・エミッタ間には抵抗R₂の両端の電圧が印加される
ようになっている。

〔作用〕

次に作用を説明する。

前記カレントミラーの原理により、FET₂のドレイン電流
I₁はFET₁のドレイン電流I_Dの1/Nである。また、R₁≫R₂
の条件では、R₁を流れる電流I₂はFET₁のドレイン・ソー
ス電圧V_DSに比例し、I₂＝V_DS／R₁となる。

一方、抵抗R₂にはI₁とI₂の和電流I₁＋I₂が流れる。この
ときR₂両端の電圧V₁はとなる。

上記の電圧V₁は、Tr₁のベース・エミッタ間を順バイア
スする。そして電圧V₁が立上って所定のしきい値電圧V_F
（0.6V）を越えるとTr₁がオンし、そのためゲート・
ソース電圧V_GSがV_GSV_FとなるのでFET₁及びFET₂はオフ
になる。

次に、上記の保護機能が動作するI_DとV_DSの組み合わせ
について説明する。

第１図（ｂ）は、V₁≧V_Fとなる条件を示した図である。

第１図（ｂ）において、図示の動作特性線より上の領域
ではV₁＞V_Fであり、この領域ではTr₁はオン、FET₁はオ
フとなる。

上記の動作特性線はで表わされる。

上記（３）式において、R₁、R₂、Ｎ及びV_Fは、設定後は
一定の値となるから、とおけば、上記（３）式は I_D＝Ａ×V_DS＋Ｂ …（１）と表すことが出来る。ただし、Ａは負の定数、Ｂは正の
定数である。

上記の本実施例における動作特性線と前記第２図（ａ）
で説明したASOとの関係を第２図（ｂ）に示す。

第２図（ｂ）において、実線がASO、破線が本実施例の
動作特性を示している。

上記の破線で示す動作特性線が実線で示すASOより下に
あれば、本実施例の保護機能は過電力保護として機能す
る。このための条件は、動作特性線上のI_D×V_DS積の最
大値とパワーMOSFETの最大許容損失P_Dとから求められ、 P_D≧Ｎ×R₁/4R₂ ² …（４）である。

したがって、抵抗R₁、R₂の値を適宜設定すことにより、
上記条件を満たしつつ動作直線を自由に設定することが
可能である。

なお、前記（１）式の定数Ａ及びＢを用いて表せば、動
作特性線上のI_D×V_DSの最大値は-B²/4Aとなるから、上
記（４）式は、 P_D≧-B²/4A …（５）と表すことが出来る。

第１図の実施例においては、バイポーラトランジスタTr
₁のしきい値電圧V_Fは極めてバラツキの少ない値であ
り、本実施例は単純な構成にもかかわらず極めて精度良
く動作する。従って複雑で大面積なパワーICの構成を取
ることなしに低コストな過電力保護機能内蔵型MOSFETを
提供することができる。

次に、第３図は本発明の第２の実施例図であり、8a）は
回路図、（ｂ）は動作特性図を示す。

この実施例は、前記第１図の実施例の過電力保護機能
に、過電流保護機能を加えたものであり、第１図と同符
号は同一物を示す。

過電流保護機能はMOSFET・FET₃、抵抗R₃、バイポーラト
ランジスタTr₂によって構成されている。このFET₃は前
記のFET₂と同様にFET₁のカレントミラー用FETであっ
て、I_Dに比例した電流I₃が流れる。なお、簡単のため、
第３図ではFET₂とFET₃はセル数の同じMOSFETであるとし
ているが、セル数が異なっていても良い。

次に作用を説明する。

電流I₃が抵抗R₃を流れ、その両端の電圧V₂がV_Fを越すと
Tr₂がオンになり、その結果FET₁、FET₂、FET₃が全てオ
フになる。

本実施例の動作領域は第３図（ｂ）の実線で示すように
なる。すなわち、 I_D≧Ｎ×V_F/R₃ の条件では、V_DSの値にかかわらず保護機能が動作す
る。

この特性と前記ASOとの関係を第２図（ｃ）に示す。

図示のごとく、本実施例においては、過電力ラインに
対する保護に加え、過電流ラインに対しても保護され
る。

次に、第４図は、本発明の第３の実施例図であり、
（ａ）は回路図、（ｂ）は動作特性図を示す。

この実施例は、前記第３図の実施例と同様に、過電流保
護機能と過電力保護機能を合わせ持つものである。

第４図の回路は、FET₁のドレインと抵抗R₁との間にFET₄
を接続し、このFET₄のゲートをドレインと接続したもの
である。

次に、作用を説明する。

FET₄のしきい値電圧をV_th4とすれば、FET₄のドレイン・
ソース間にV_th4以上の電圧が印加されるまで電流I₂は流
れない。すなわち、 I₂＝（V_DS−V_th4）／R₁ となるため、その動作範囲は第４図（ｂ）の実線で示す
ようになる。この実施例の特性とASOとの関係は、前記
第３図の実施例と同様に、第２図（ｃ）のようになる。

次に、第５図は本発明の第４の実施例図であり、（ａ）
は回路図、（ｂ）は動作特性図を示す。

この実施例も、前記第４図の実施例と同様に、過電流保
護機能と過電力保護機能を合わせ持つものである。

第５図の回路は、前記第４図の回路におけるFET₄のかわ
りにツェナダイオードZD₁を接続したものである。

この実施例の動作は前記第４図の実施例と類似してお
り、その動作範囲はZD₁のツェナ電圧をVz₁とした場合、
第５図（ｂ）の実線で示すようになる。

また、この実施例の特性とASOとの関係も前記第４図の
実施例と同様に、第２図（ｃ）のようになる。

次に、第６図は本発明の第５の実施例図であり、（ａ）
は回路図、（ｂ）は動作特性図を示す。

この実施例の回路は、前記第１図の回路に抵抗R₄とツェ
ナダイオードZD₂を追加した構成を有するものであり、
その他、第１図と同符号は同一物を示す。

第６図において、ZD₂のツェナ電圧をVz₂とすれば、の範囲においては、I₂の値はI₂＝Vz₂／R₄に固定される
ため、その動作範囲は第６図（ｂ）の実線で示すように
なる。

本実施例の動作特性とASOとの関係は、第２図（ｄ）に
示すようになる。

図示のごとく、本実施例においては、過電力保護として
機能することは第２図（ｂ）と同様であるが、最大許容
損失曲線によりキメ細かく一致した保護が可能とな
る。

次に、第７図は、本発明の第６の実施例図であり、
（ａ）は回路図、（ｂ）は動作特性図を示す。

本実施例は、第５図の回路と第６図の回路とを組み合わ
せたものであり、その動作特性は第７図（ｂ）に示すよ
うになる。また、ASOとの関係は第２図（ｅ）に示すよ
うになり、過電流保護および過電力保護機能としてASO
の特性により一層適合した特性を有する。

次に、第８図は、本発明の第７の実施例図であり、
（ａ）は回路図、（ｂ）は動作特性図を示す。

本実施例は、これまでの実施例で示してきた過電流およ
び過電力保護機能に加えて過電圧保護機能を付加したも
のである。

第８図の回路は、前記第７図の実施例におけるFET₁のソ
ース・ドレイン間にツェナダイオードZD₃を加えたもの
である。

この回路において、ZD₃のツェナ電圧Vz₃はFET₁のブレー
クダウン電圧BV_DS以下の値に設定される。したがってFE
T₁のドレイン・ソース間にブレークダウン電圧BV_DSを越
える電圧が印加された場合においてもFET₁はブレークダ
ウンによる破壊から免れる。

この回路の動作特性は第８図（ｂ）に示すようになる。
また、ASOとの関係は第２図（ｆ）に示すようになり、
前記したASOの３要素、すなわち過電流、過電力、過電
圧のすべてに対して効果的に保護することが出来、ASO
の特性に最も適合した保護機能を実現することが出来
る。

なお、上記のツェナダイオードZD₃は、FET₁本体のドレ
イン・ソース電圧V_DSを直接クランプするため、前記のZ
D₁、ZD₂と比較して遥かに大容量のツェナダイオードが
必要である。このような大容量のツェナダイオードをFE
Tのソース・ドレイン間に形成するためには特開昭59−9
8557号の方法が有効である。

次に、第９図は、これまで説明した本発明の各実施例の
主要部の構造図であり、（ａ）は断面図、（ｂ）は平面
図を示す。

この構造図においては、カレントミラー用のFET₂は単一
セル、メインのFET₁は同じ単一セルを数千個並列に接続
した構造を有している。これらのMOSFETは、半導体チッ
プの裏面から表面（図面の下から上）に向かって電流の
流れるいわゆる縦形MOSFETである。その他、バイポーラ
トランジスタTr₁と抵抗R₁、R₂が同じ基板上に形成され
ている。

第９図において、１はドレイン電極の設けられるn⁺基
板、２はドレイン領域となるｎ基板、３はゲート電圧に
よって反転層を形成するｐボディ領域、４はn⁺ソース領
域、５はP⁺ボディ領域、６は層間絶縁膜、８は金属配
線、９はゲートSiO₂である。また、７はゲートSiO₂９の
上に設けられたポリSiであり、この場合にはゲート電極
となる。

FET₁とFET₂とは、図示のように、セルの並列接続で構成
されている。このセル数の比ＮがFET₁とFET₂との電流の
分流比に等しくなる。

また、抵抗R₁、R₂は、ポリSi7で形成されており、10は
フィールドSiO₂である。このポリSi7は、上記のFET₁及
びFET₂のゲート電極となるポリSiと同一のものを使用す
れば、工程が増加しない。また、ポリSiへのドーピング
は、FET₁及びFET₂のn⁺ソース領域４、p⁺ボディ領域５、
ｐボディ領域３などを形成する工程と共通に行なえば良
い。

次に、バイポーラトランジスタTr₁の部分において、20
はFET₁及びFET₂のｐボディ領域３と共通に作られる第１
ベース領域である。また、この中に更に高濃度でFET₁お
よびFET₂のp⁺ボディ領域５と共通に作られる第２ベース
領域21及びn⁺ソース領域４と共通に作られるエミッタ領
域22を有している。

上記の第２ベース領域21とエミッタ領域22とは、表面横
方向に形成するバイポーラトランジスタTr₁のベース幅
を小さくするため、同一マスクを使用して拡散（Diffus
ion Self Alignment技術）形成される。このTr₁形成部
の第１ベース領域20の一部は、第１ベース領域20を形成
したのちコレクタ領域23を作り込むことによってカット
され、これによって横トランジスタであるTr₁のベース
幅を十分小さくし、かつベース不純物濃度を下げて高い
h_FEを確保している。

一方、縦方向には、寄生バイポーラトランジスタができ
るが、この寄生バイポーラトランジスタのベース幅は前
記のTr₁に比べかなり大きく、しかも第２ベース領域21
の濃度が高いので、h_FEを無視できるほど小さくするこ
とが出来るようになる。従って寄生バイポーラ効果によ
る不具合を防止することが出来る。

なお、第３図の実施例におけるバイポーラトランジスタ
Tr₂も上記Tr₁と同様に形成することが出来る。

以上の構成は、従来のようなCMOSロジックを含まないで
構成できるので製造が簡単になる。

また必要素子数も少ないのでチップ面積が小さくなる。

次に、上記のデバイス内の動作を説明する。

この種の縦形MOSFETでは、基板がドレインとなるため、
スイッチングによって電位が変動する。そのためICの集
積に当っては、この電位変動の影響を受けない構成とす
る必要がある。

前記のごとき本実施例の構成によれば、抵抗は全て絶縁
膜上に形成したポリSiで構成されているから電気的分離
は完全である。

また、基板中に形成したバイポーラトランジスタTr
₁は、短ベース幅でコレクタ領域23によって濃度の下が
った第２ベース領域21を実質的なベースとする横形トラ
ンジスタとし、また、寄生バイポーラトランジスタへの
対策としては、高濃度の第１ベース領域21と低濃度なが
ら深い第２ベース領域21から成る２層ベース構造とした
ので、寄生バイポーラトランジスタのh_FEを著しく小さ
くすることが出来、実用上問題を生じないようにするこ
とができる。

〔発明の効果〕

以上説明してきたように、この発明によれば、その構成
を過電力保護として、抵抗とカレントミラー用のMOSFET
とバイポーラトランジスタとによる簡単な回路構成によ
り、I_DとV_DSの組み合わせによってメインのMOSFETをオ
ン・オフ制御する構成としているので、従来のような温
度検出が不必要となり、複雑かつ大規模な回路の必要が
ない。従って単体パワーMOSFETの製造工程内でチップ面
積を増すこと無く保護機能を実現することが可能であ
り、従来のような大面積で製造工程の複雑なパワーICと
する必要がなく、低コストな過電力保護機能内蔵MOSFET
を実現できるという効果が得られる。

また、過電力保護特性を折れ線特性とすることにより、
ASOにより適合した特性とすることが出来、更に、過電
流および過電圧保護機能を加えることにより、ASOの３
要素、すなわち過電流、過電力、過電圧のすべてに対し
て効果的に保護することが出来ると共にASOの限界まで
動作可能な保護機能内蔵型MOSFETを実現することが出来
る。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図及び動作特性図、第
２図はASOの特性図及び本発明の各実施例とASOとの関係
を示す図、第３〜８図はそれぞれ本発明の実施例図、第
９図は本発明の装置の一実施例の構造図、第10〜12図は
従来装置の一例図である。〈符号の説明〉 FET₁…メインMOSFET FET₂、FET₃…カレントミラーMOSFET FET₄…MOSFET Tr₁、Tr₂…バイポーラトランジスタ ZD₁〜ZD₃…ツェナダイオード R₁、R₄…抵抗

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３２１Ｃ

Claims

【特許請求の範囲】

【請求項１】ゲート端子とドレイン端子が負荷駆動用MO
SFETと共通に接続され、上記負荷駆動用MOSFETのドレイ
ン電流I_DのI/Nのドレイン電流I₁が流れるカレントミラ
ー用MOSFETと、上記カレントミラー用MOSFETのドレイン端子とソース端
子間に接続され、上記負荷駆動用MOSFETのドレイン・ソ
ース電圧V_DSに対応した電流I₂が流れる抵抗値R₁の第１
の抵抗と、上記カレントミラー用MOSFETのソース端子と負荷駆動用
MOSFETのソース端子間に接続され、その抵抗値R₂がR₁≫
R₂なる値を有し、上記電流I₁とI₂が流れる第２の抵抗
と、ベース端子が上記カレントミラー用MOSFETのソース端子
に接続され、コレクタ端子とエミッタ端子の一方が上記
負荷駆動用MOSFETのゲート端子に、他方がソース端子に
接続され、上記第２の抵抗の端子電圧がしきい値V_Fを越
えるとスイッチングするバイポーラトランジスタと、を
備え、上記ドレイン電流I_Dと、上記ドレイン・ソース電圧V_DS
と、上記しきい値電圧V_Fとの関係が I_D＞−（N/R₁）V_DS＋（N/R₂）V_F で示され、上式において−（N/R₁）＝Ａ、（N/R₂）V_F＝
Ｂとおいた場合に、それぞれの値は、上式で示す動作特
性曲線上のV_DS×I_Dの最大値すなわち-B²/4Aと、上記負
荷駆動用MOSFETの最大許容損失P_DとがP_D≧-B²/4Aの関係
を満足するように選択された値である、ことを特徴とす
る保護機能内蔵型MOSFET。