JPH0775260B2 - 半導体装置 - Google Patents

半導体装置

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JPH0775260B2
JPH0775260B2 JP63132741A JP13274188A JPH0775260B2 JP H0775260 B2 JPH0775260 B2 JP H0775260B2 JP 63132741 A JP63132741 A JP 63132741A JP 13274188 A JP13274188 A JP 13274188A JP H0775260 B2 JPH0775260 B2 JP H0775260B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパワー半導体素子に係り、特に電流検出機能を
有する半導体装置に関する。
〔従来の技術〕
パワー半導体素子の応用において電流検出の要求が高ま
つている。具体的には素子を保護するための過電流検
出，定電流制御等、半導体素子に流れる電流を検出して
種々の制御を行なつている。電流検出法として従来多く
用いられているものは、（１）パワー半導体素子に直列
に抵抗を外付けし、抵抗の両端電圧を測定する方法、及
び（２）U.S.Patent No.4,553,084に開示されているパ
ワーMOSトランジスタの電流を例えば1/1000位分流さ
せ、この分流電流を外付抵抗を用いて検出する方法であ
る。
〔課題を解決しようとする課題〕
従来法（１）では外付抵抗による損失が大きいこと及び
外付抵抗を必要とするという欠点があり、従来法（２）
では分流電流によつて検出するため外付抵抗による損失
は従来法（１）より小さくなるが、分流比の関係でパワ
ー半導体素子が実質パワーMOSトランジスタに限定され
ること及び外付抵抗を必要とする欠点がある。外付抵抗
は、その損失をできるだけ少なくするためには抵抗値を
小さくする必要があり、接続による抵抗のばらつきを吸
収して測定精度を高くするためには抵抗値を大きくする
必要があり、両要求を満すのは不可能である。近年、パ
ワーIC,インテリジエント・パワーICと称する大きいパ
ワーを制御する回路がIC化される傾向にあり、外付抵抗
はかかる傾向に水をさすことになり好ましくない。
本発明の目的は上述の問題点を解決した新規な半導体装
置を提供するにある。
本発明の目的を具体的に言えば、外付抵抗を使用するこ
となく通電々流の測定を可能にした半導体装置を提供す
るにある。
本発明の他の目的は集積化するに適した半導体素子構造
を提供するにある。
〔課題を解決するための手段〕
上述の目的を達成する本発明半導体装置の特徴とすると
ころは、半導体基体の一方の主表面から他方の主表面に
向つて主電流を流すように半導体素子を形成すると共
に、半導体基体内に半導体素子と直列に抵抗領域を形成
した点にある。
本発明半導体装置の特徴とするところをもう少し詳しく
言えば、半導体基体の両主表面に露出する高不純物濃度
の第１半導体層を形成し、この第１半導体層内の一方の
主表面側に半導体素子を形成し、他方の主表面側を抵抗
領域とした点にある。そして電流検出用の電極を半導体
基板の一方の主表面において第１半導体層にオーミツク
接触させている。第１の半導体層内に形成する半導体素
子としては、例えばダイオード，バイポーラトランジス
タ,MOSトランジスタ等が考えられる。また、半導体基体
としては、半導体素子と抵抗領域を形成する領域のみか
らなるもの、pn接合で電気的に分離した複数個の半導体
領域を持ち半導体素子と抵抗領域以外の素子を形成でき
るもの、誘電体で電気的に分離した複数個の半導体領域
を持ち半導体素子と抵抗領域以外の素子を形成できるも
のが使用できる。
〔作用〕
同一半導体基体内に一方の主表面から他方の主表面に向
つて主電流を流す半導体素子領域と該領域といずれか一
方の主表面との間に高不純物濃度の半導体からなる抵抗
領域を形成した構成とすることにより、半導体素子に流
れる主電流がそのまま抵抗領域を流れ、抵抗領域におけ
る電圧降下分を電流検出用の電極から外部に取り出し、
抵抗領域の抵抗値より主電流を検知することができる。
抵抗領域は、高不純物濃度を有していること、及び半導
体基体の一方の主表面から他方の主表面に向つて電流を
流すように形成されていることから抵抗値を0.05Ω程度
の極めて小さくでき、抵抗領域による損失を小さく抑え
ることができる。また、抵抗領域が半導体装置の製造技
術で形成されること、及び抵抗領域と半導体素子との接
続抵抗が存在しないことから、抵抗領域の抵抗値は高精
度に設定値通りに製造することができ、高精度の電流検
出が可能となる。
〔実施例〕
以下、本発明の半導体装置及びその製法を実施例として
示した図面により説明する。
第１図は誘電体分離基板を用いた集積回路装置の一部に
本発明を適用した縦型MOSトランジスタを形成した場合
の一実施例を示す。図において、１は多結晶領域103
と、多結晶領域103内に誘電体膜14を介して表面が一方
の主表面101に露出するように埋設された複数個の単結
晶島領域15とから構成された誘電体分離基板で、単結晶
島領域15のうちの１つはその底部が誘電体膜14を貫通し
て誘電体分離基板１の他方の主表面102まで延びる構造
を採り、該単結晶島領域15に電流検出電極を有する縦型
MOSトランジスタが形成される。この単結晶島領域15
は、一方の主表面101に露出し一方の主表面101から遠ざ
かるに従つて一方の主表面101と平行な面の断面積が小
さくなるように形成されたｐ型導電型のドレイン層151
と、一方の主表面101に露出するようにドレイン層151内
に埋設されたｎ型層152と、一方の主表面101に露出する
ようにｎ型層152内に埋設されたｐ型導電型のソース層1
53と、ドレイン層151と誘電体膜14との間全体及びドレ
イン層151の一方の主表面101とは反対側の底面全体に形
成された高不純物濃度のｐ型層154と、ｐ型層154のドレ
イン層151の底面に位置する部分と他方の主表面102との
間に両者を連結するように形成した高不純物濃度のｐ型
貫通層155とを具備している。２は一方の主表面101にお
いてソース層153及びｎ型層152にコンタクトしたソース
電極、３は他方の主表面102にコンタクトしたドレイン
電極、４はｎ型層152のソース層153とドレイン層151と
の間に位置して一方の主表面101に露出する個所上にゲ
ート酸化膜５を介して形成したゲート電極、６は一方の
主表面101においてｐ型層154にコンタクトした電流検出
電極、７はゲート電極４上及びゲート酸化膜５上に形成
した絶縁膜である。
かかる構成とすることにより、誘電体分離基板の１つの
単結晶島領域15内に縦型MOSトランジスタQ1そのドレイ
ンに主としてｐ型貫通層155で形成される抵抗Ｒが集積
回路的に一体化された第２図に示す回路構成が得られ
る。第２図の各端子の符号は第１図の各電極の符号と一
致させて示してある。
この実施例において、ソース電極２を正電位、ドレイン
電極３を負電位にした状態でゲート電極４に負のゲート
電位を付与すればソース電極２とドレイン電極３間がオ
ン状態になり、ゲート電位を除去するとオフ状態にな
る。オン状態の時に流れるドレイン電流は、ｐ型貫通層
155を通るため該層155内で僅かながら電圧降下が生じ
る。この電圧降下値はｐ型層154を通して電流検出端子
６より外部に取り出すことができる。電流検出端子６に
表われる電圧は、ｐ型貫通層155の抵抗値が一定のた
め、ドレイン電流に比例した値となる。従って、外付抵
抗を用いることなくかつその場合より精度良く半導体装
置に流れている電流を検出することができる。また、ｐ
型貫通層155がドレイン電極３に低抵抗接触させるに十
分な高不純物濃度となつているため、従来の外付抵抗
（市販の最とも小さいもので１Ω）に比較して著しく小
さく、損失が大幅に低減できる。ｐ型貫通層155の抵抗
値は、例えば10〜30mΩが好ましい。又この抵抗値はロ
ツト等によるばらつきが小さいことが要求される。ここ
で抵抗値Ｒは S:p型貫通層の面積 L:p型貫通層の長さ ρ:p型貫通層の抵抗率 で表わされる。面積Ｓは、後述の製法において絶縁膜20
6の除去部の面積になるが、これはホトマスクを用いた
ホトエツチングで除去されるため極めて精度が高い。又
長さＬは研磨によつて制御可能であり高い精度が得られ
る。一方抵抗率ρは後述の製法におけるエピタキシヤル
成長時のドーパントガスを調整することにより精度よく
制御可能である。以上のように誘電体分離プロセスを用
いることにより、高精度の電流検出抵抗を半導体装置内
に内蔵させることができ又、電流検出端子６を表面に出
すことが容易である。
又、これらの電流検出機能は電流検出電極６の部分のみ
のマスク変更で製作可能で、プロセス的に従来の誘電体
分離プロセスに追加すべき工程はない。
次に、第１図に示した半導体装置の製造方法を第３図で
説明する。
まず結晶面方位（100）のシリコン単結晶201の全面に熱
酸化膜202を形成する。その後素子形成領域203を取り囲
む分離溝204を形成する（第３図（ａ））。分離溝204
は、通常のホトエツチング技術により熱酸化膜202を選
択エツチングし、残つた熱酸化膜202をマスクとしてア
ルカリ系のエツチヤントによりエツチングして形成す
る。次に、熱酸化膜202を除去し、すくなくとも分離溝2
04を形成した表面に単結晶シリコン１と同じ導電型の高
濃度層205を形成し、更に、単結晶シリコン201の全面に
分離用絶縁膜（たとえば熱酸化膜）206形成する。そし
て素子形成領域203のうち高圧素子を形成する領域上の
絶縁膜206を除去する（第３図（ｂ））。
分離溝204を形成した面にシリコン単結晶201と同じ導電
型のシリコン層207,208をエピタキシヤル成長させる
（第３図（ｃ））。このとき、素子形成領域203の絶縁
膜206を除去部分には単結晶シリコン207、その他の絶縁
膜206上に多結晶シリコン208が成長する。エピタキシヤ
ル成長時にドーパントガスを調整することによりエピタ
キシヤル層207,208の抵抗率を精度良く制御することが
可能であり、またエピタキシヤル層207,208の厚さのコ
ントロールも容易である。しかる後、第３図ｃのＡ−
Ａ′線,B−Ｂ′線まで両側から公知の技術により研磨す
ることにより、素子形成領域203のうち高圧素子を形成
する領域と他の領域とは完全に電気的に絶縁された誘電
体絶縁分離基板が完成する（第３図（ｄ））。
かかる誘電体分離基板の素子形成領域203のうちの高圧
素子を形成すべき領域にｎ型層152,ソース層153を形成
し、ソース電極2,ドレイン電極３及びゲート電極５を形
成することにより第１図に示す半導体装置が得られる。
第４図は誘電体分離基板１の１つの単結晶島領域15に第
１図に示したと同じ縦型MOSトランジスタを形成し、隣
接する単結晶島領域15に縦型MOSトランジスタの制御部
を形成した本発明の他の実施例である。制御部はｐ型単
結晶島領域156にソース層157及びドレイン層158を形成
したnMOSトランジスタから成つている。ソース層157に
縦型MOSトランジスタの電流検出電極６がオーミツクコ
ンタクトしている。８はドレイン層158にオーミツクコ
ンタクトしたドレイン電極、９はゲート電極である。
この構成により、電流検出電極６の出力信号をnMOSトラ
ンジスタに伝え、ここで例えば過電流検出，定電流チヨ
ツパ等の制御を行ない、その出力を縦型MOSトランジス
タのゲート電極４に送ることにより該MOSトランジスタ
のオンオフ制御が可能となる。従つて、１チツプで過電
流検出や定電流チヨツパ制御が可能となる。
第５図は誘電体分離基板１の１つの単結晶島領域15に縦
型MOSトランジスタの代りにダイオードを形成した本発
明の異なる実施例を示している。具体的には、第１図の
縦型MOSトランジスタのソース層153及びゲート電極４を
除去し、ｎ型層152の不純物濃度を高くした構造となつ
ている。10はｐ型貫通層155にオーミツクコンタクトし
たアノード電極、11はｎ型層152にオーミツクコンタク
トしたカソード電極である。この実施例における電流検
出の動作は第１図の実施例と同じである。
第６図はpn分離方式を採用した半導体装置に本発明を適
用した更に異なる実施例を示している。
図において、50はｐ型領域503内にpn分離されて一方の
主表面501側に並設されたｎ型島領域504を有する半導体
基体で、１つのｎ型島領域504内に一方の主表面501に露
出するｐ型層505、ｐ型層505内に一方の主表面501に露
出するｎ型導電型のソース層506、底部にn+型埋込み層5
07、及びn+型埋込み層507と一方の主表面501とを連結す
るn+型領域508がそれぞれ形成されている。n+型埋込み
層507と他方の主表面502との間に高不純物濃度を有する
ｎ型貫通層509が設けられている。２はソース層506及び
ｐ型層にオーミツクコンタクトしたソース電極、３はｎ
型貫通層509の露出面にオーミツクコンタクトしたドレ
イン電極、４はゲート電極、６はn+型領域508にオーミ
ツクコンタクトした電流検出電極、５はゲート酸化膜、
７及び510は絶縁膜である。この実施例においても電流
検出の動作は第１図の場合と同一である。
以上は、本発明半導体装置の代表的な実施例について説
明したが、本発明はこれらに限定されることなく種々の
変形が可能である。
〔発明の効果〕
本発明によれば、外付け抵抗を使用しないため、低損
失，高精度でパワー素子の電流検出が可能となる。従つ
て、過電流保護や、定電流チヨツパ機能を有するパワー
モノリシツクICが１チツプで構成可能となる。
【図面の簡単な説明】
第１図は本発明半導体装置の一実施例を示す概略断面
図、第２図は第１図の半導体装置の等価回路図、第３図
は第１図の装置に使用する誘電体分離基板の製法を説明
する概略図、第４図は本発明の他の実施例を示す概略断
面図、第５図は本発明の異なる実施例を示す概略断面図
及び等価回路図、第６図は本発明の更に異なる実施例を
示す概略図である。 １……誘電体分離基板、２……ソース電極、３……ドレ
イン電極、６……電流検出電極、154……ｐ型層、155…
…ｐ型貫通層。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】一対の主表面を有し、該主表面間に両表面
    側に露出するように形成された第１導電型の第１半導体
    層と、第１主表面に露出し第１半導体層内に延び第１導
    電型で第１半導体層より不純物濃度の低い第２半導体層
    と、第１主表面に露出し第２半導体層内に延び第２導電
    型の第３半導体層と、第１主表面に露出し第３半導体層
    内に延びる第１導電型の第４半導体層と、を具備する半
    導体基体、 半導体基体の第１主表面において第３半導体層及び第４
    半導体層にオーミック接触した第１の主電極、 半導体基体の第２主表面において第１半導体層にオーミ
    ック接触した第２の主電極、 第４半導体層と第２半導体層との間に位置して第１主表
    面に露出する第３半導体層上に絶縁物を介して設ける制
    御電極、 半導体基体の第１主表面において第１半導体層にオーミ
    ック接触した検出用電極を有し、第２主表面と第２半導
    体層との間に位置する第１半導体層における主電流の電
    位降下を検出用電極を用いて検出することにより一対の
    主電極間に流れる電流を検出できるようにしたことを特
    徴とする半導体装置。
  2. 【請求項２】特許請求の範囲第１項において、前記半導
    体基体が複数個の半導体単結晶領域を有する誘電体分離
    基板であり、半導体単結晶領域の１つが前記第１及び第
    ２主表面に隣接するように形成され、該領域内に前記第
    1,第2,第３及び第４半導体層が形成されていることを特
    徴とする半導体装置。
  3. 【請求項３】一対の主表面を有し、該主表面間に両表面
    側に露出するように形成された第１導電型の第１半導体
    層と、第１主表面に露出し第１半導体層内に延び第１導
    電型で第１半導体層より不純物濃度の低い第２半導体層
    と、第１主表面に露出し第２半導体層内に延び第２導電
    型の第３半導体層と、を具備する半導体基体、 半導体基体の第１主表面において第３半導体層にオーミ
    ック接触した第１の主電極、 半導体基体の第２主表面において第１半導体層にオーミ
    ック接触した第２の主電極、 半導体基体の第１主表面において第１半導体層にオーミ
    ック接触した検出用電極を有し、第２主表面と第２半導
    体層との間に位置する第１半導体層における主電流の電
    位降下を検出用電極を用いて検出することにより一対の
    主電極間に流れる電流を検出できるようにしたことを特
    徴とする半導体装置。
  4. 【請求項４】特許請求の範囲第３項において、前記半導
    体基体が複数個の半導体単結晶領域を有する誘電体分離
    基板であり、半導体単結晶領域の１つが前記第１及び第
    ２主表面に隣接するように形成され、該領域内に前記第
    1,第２及び第３半導体層が形成されていることを特徴と
    する半導体装置。
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