JP3214457B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内部の素子を異常
な高電圧から保護するための保護装置を有する半導体装
置の製造方法に関するものである。

【０００２】

【従来の技術】従来の保護装置を有する半導体装置のレ
イアウト（平面図）を図６に示す。図６において、高電
位側電源のボンディングパッド２７には、高電位側電源
の配線３０が、任意出力のボンディングパッド２８に
は、任意出力の配線３１が、接地側電源のボンディング
パッド２９には、接地側電源の配線３２がそれぞれ接続
されている。

【０００３】高電位側電源の配線３０と任意出力の配線
３１との間には、プルアップ用のスイッチング素子とし
て、高耐圧Ｐチャネル電界効果トランジスタ３７が図示
の極性で接続され、任意出力の配線３１と接地側電源の
配線３２との間には、プルダウン用のスイッチング素子
として、高耐圧Ｎチャネル電界効果トランジスタ３８が
図示の極性で接続されている。尚、ボンディングパッド
２７〜２９、配線３０〜３２のそれぞれは、アルミによ
って構成される。

【０００４】半導体装置の外部からボンディングパッド
を介して、静電気放電等の異常な高電圧が印加されて
も、内部の素子は決められた保護能力範囲で保護されな
ければならない。そのため従来は、図示のように、保護
用ダイオード３６を保護すべき配線間に接続形成する方
法がとられている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来例に示される保護用ダイオード３６は、保護用ダイオ
ード３６の素子領域３５で示されるように、かなり大き
な専用のチップ面積を占有しており、このためチップ面
積の増大を招くという問題があった。

【０００６】本発明は、上記問題を解決するために成さ
れたもので、大きな占有面積を持つことなく、素子を保
護することのできる半導体装置の製造方法を提供するこ
とを目的としている。

【０００７】

【０００８】

【０００９】

【００１０】

【課題を解決するための手段】 前記課題を解決するため
に、 請求項１記載の発明は、第１導電型半導体基板と、
第１導電型半導体基板の表面に形成された第１導電型エ
ピタキシャル層と、第１導電型半導体基板と第１導電型
エピタキシャル層との間に埋め込まれた第１の第２導電
型埋込拡散層と、第１導電型半導体基板と第１導電型エ
ピタキシャル層との間に埋め込まれ、第１の第２導電型
埋込拡散層と所定の距離を介して形成される第２の第２
導電型埋込拡散層とを具備する半導体装置の製造方法に
おいて、第１導電型半導体基板の不純物濃度あるいはそ
れに対応する関連したパラメータを測定し測定値を得る
工程と、第１の第２導電型埋込拡散層と第２の第２導電
型埋込拡散層とを形成する工程において、第１の第２導
電型埋込拡散層と第２の第２導電型埋込拡散層との間の
距離を測定値を用いてパンチスルーを起こす電圧のばら
つきを補正するように選定する工程と、を設けたことを
特徴とする。

【００１１】請求項２記載の発明は、請求項１記載の発
明において、第１導電型半導体基板の不純物濃度を、第
１導電型エピタキシャル層の不純物濃度より高くするこ
とを特徴とする。

【００１２】請求項３記載の発明は、請求項１記載の発
明において、所定の距離は、パンチスルーを起こす電圧
が半導体装置内の被保護素子に印加してはならない電圧
より低くなるように設定することを特徴とする。

【００１３】

【発明の実施の形態】以下、本発明の実施形態を添付図
面に基づいて詳細に説明する。図１から図６を参照する
と、本発明の半導体装置及びその製造方法の一実施形態
が示されている。

【００１４】図１は、本発明の実施形態による半導体装
置を示す。Ｐ型半導体基板１には、第１のＮ型埋め込み
拡散層２と、この第１のＮ型埋め込み拡散層２から所定
の間隔１２ａを隔てて、第２のＮ型埋め込み拡散層３が
形成されている。さらに、Ｐ型半導体基板１の表面に
は、Ｐ型エピタキシャル層４が形成されている。

【００１５】第１のＮ型埋め込み拡散層２及び第２のＮ
型埋め込み拡散層３は、それぞれ表面の電極１０及び電
極１１から給電できるように、Ｎ型高濃度拡散層７とＮ
型タンク拡散層５により電気的に接続されている。さら
に、第２のＮ型埋め込み拡散層３は、Ｐ型半導体基板１
及びＰ型エピタキシャル層４とも電気的に接続されるよ
うに、電極１１は、Ｐ型高濃度拡散層６によりＰ型半導
体基板１とも電気的に接続される構造となっている。

【００１６】上記構成を有する半導体装置において、電
極１１が接地電位（ゼロボルト）、電極１０に正極の電
圧が印加されると、第１のＮ型埋め込み拡散層２から成
長する空乏層の境界１３は、電極１０に印加される電圧
に応じて膨らむが、印加電圧が大きくなり、第２のＮ型
埋め込み拡散層３に到達するとパンチスルーを起こし、
電極１０と電極１１間の電圧電流特性は、ＰＮ接合ダイ
オードの逆方向降伏特性のようなクランプ特性となる。
これによって内部に構成された素子を保護することがで
きる。

【００１７】このような構成を採用することで、従来で
は、ＰＮ接合ダイオードなどを保護回路として利用して
いたため、保護素子も被保護素子と同様にチップ上の面
積を占有していたが、本実施形態によれば、ボンディン
グパッドの間や、素子領域の間など、従来では使わない
領域を保護回路として利用できるので、チップ面積の有
効利用が可能となる効果を得ることができる。

【００１８】図２は、図１の構成を有する半導体装置の
製造方法を示すものである。図１の半導体装置おいて
は、パンチスルーを起こす電圧を精度よく制御すること
が必要となる。このパンチスルー電圧は、被保護素子に
印加してはならない電圧よりも低く、かつ関連する製品
の定格電圧よりも高く設定する必要がある。また、被保
護素子に印加してはならない電圧も、駆動能力などの二
律背反項目の制約であまり高くすることができない。

【００１９】図１において、第１のＮ型埋め込み拡散層
２の不純物濃度は、Ｐ型半導体基板１及びＰ型エピタキ
シャル層４の不純物濃度において、高濃度となる方の１
０倍以上の高濃度に設計する。これによってパンチスル
ーは低濃度拡散層のＰ型半導体基板１及びＰ型エピタキ
シャル層４側で起きるため、その逆の濃度関係となる構
造に比べて、遥かに良好なパンチスルー電圧の実現精度
を得ることができる。

【００２０】しかしながら、それでも、パンチスルー電
圧は、Ｐ型半導体基板１とＰ型エピタキシャル層４との
境界付近の不純物濃度に比例して変化するという影響が
残る。

【００２１】Ｐ型半導体基板１に、通常の一般的で安価
なＣＺウェハーを使用する場合、その不純物濃度の製造
精度は、２５％程度を見込まなくてはならない。また、
Ｐ型エピタキシャル層４の不純物濃度の製造精度は、６
％程度である。このように、特にＰ型半導体基板１の不
純物濃度の製造精度は、図１の半導体装置のパンチスル
ー電圧の精度を確保する上で妨げとなる。しかしなが
ら、Ｐ型半導体基板１の不純物濃度の製造精度は十分で
なくても、製造後の不純物濃度の測定精度は１％程度と
良好である。

【００２２】図２の製造方法は、パンチスルー電圧の主
要なばらつき要因であるＰ型半導体基板１の不純物濃度
の製造ばらつきによるパンチスルー電圧のばらつきを、
使用するＰ型半導体基板１の不純物濃度の測定値に応じ
て、第１のＮ型埋め込み拡散層２と第２のＮ型埋め込み
拡散層３との間隔１２ａを補正することで著しく圧縮さ
せることが目的である。

【００２３】上記のように、Ｐ型エピタキシャル層４の
不純物濃度の製造精度は６％程度であるが、Ｐ型半導体
基板１の不純物濃度を、Ｐ型エピタキシャル層４の不純
物濃度よりも高く設定すれば、エピタキシャル成長や、
以降の高温処理により、Ｐ型半導体基板１の不純物がＰ
型エピタキシャル層４の方へ拡散するため、Ｐ型エピタ
キシャル層４の不純物濃度の製造精度によるパンチスル
ー電圧のばらつきを圧縮できる。

【００２４】この補正を行うにあたって、予めＰ型半導
体基板１の不純物濃度及び第１のＮ型埋め込み拡散層２
と第２のＮ型埋め込み拡散層３との間隔１２ａを変化さ
せてパンチスルー電圧を評価したデータ( 以下、補正用
参照データ) が必要となる。

【００２５】図２（ａ）〜（ｅ）は、図１の半導体装置
の埋め込み拡散層の形成工程を示す工程毎の断面図であ
る。まず、図２（ａ）に示されるように、Ｐ型半導体基
板１の第１主表面に、熱酸化により酸化膜３９を形成す
る。その後、通常のフォトリソグラフィー技術を用い
て、図２（ｅ）に示されるように、第１のＮ型埋め込み
拡散層２及び第２のＮ型埋め込み拡散層３を形成する領
域の酸化膜をエッチングで除去するが、この際、図２
（ｂ）に示されるように、Ｎ型不純物導入におけるマス
ク幅４０ａ’を、使用するＰ型半導体基板１の不純物濃
度の測定値と実現させたいパンチスルー電圧とから、補
正用参照データを照合して決定する。

【００２６】決定したＮ型不純物導入におけるマスク幅
４０ａ' を実現するにあたっては、それに応じたフォト
マスクの選定や、酸化膜を等方性でエッチングする際の
過剰エッチング時間制御の組み合わせで可能となる。図
２（ｃ）に示されるように、酸化膜３９が開口すれば、
イオン注入や不純物拡散技術を用いてＮ型不純物層４１
を形成する。その後、図２（ｄ）に示されるように、酸
化膜３９を除去し、主表面にエピタキシャル成長技術に
より、図２（ｅ）に示されるＰ型エピタキシャル層４を
形成する。

【００２７】上記のように本製造方法によれば、半導体
基板の不純物濃度の製造ばらつきに起因するパンチスル
ー電圧のばらつきを著しく圧縮することができるという
効果がある。

【００２８】図３は、本発明の原理を説明するためのも
ので、図１における電界構成を説明するための座標設定
４２に従った座標での電界分布を示す図である。

【００２９】条件は、Ｐ型半導体基板１の不純物濃度Ｎ
Ａ＝１Ｅ１５[/ｃｍ³]とし、第１のＮ型埋め込み拡散層
２の不純物濃度ＮＤ＝１Ｅ１６[/ｃｍ³]一定と簡単のた
め仮定した。第１のＮ型埋め込み拡散層２の先端の曲率
における２次元的影響も簡単のため無視すると仮定し
た。これらはいずれも実際との大きなずれを導かない仮
定である。

【００３０】下記の式（１）、（２）は、上記の仮定の
もとで成り立つポアソン方程式から求めた式であり、ｑ
は素電荷、ε₀ は真空の誘電率、εγは珪素の空間電荷
領域の比誘電率である。

【００３１】 Ｇｐ＝（ｑＮ_A ）／（ε₀ εγ） ───（１） Ｇｎ＝（ｑＮ_D ）／（ε₀ εγ） ───（２）

【００３２】電極１１を接地電位とし、電極１０に正の
電圧を増大させながら印加すると、空乏層の幅は、図３
において、ｄ０→ｄ１→ｄ２と広がる。そのときの印加
電圧は、三角形の面積 (Ａ０−Ｅ０−Ｂ０) → (Ａ１−
Ｅ１−Ｂ１) →( Ａ２−Ｅ２−Ｂ２) に対応する。

【００３３】印加電圧を増大させていくと、最高電界も
Ｅ０→Ｅ１→Ｅ２と増大していくと共に、空乏層の先端
もＡ０→Ａ１→Ａ２と伸びていく。この時、降伏電圧を
決定する要因は二つある。一つは最高電界が臨界電界を
超えてアバランシー降伏を起こす場合である（臨界電界
は背後の不純物濃度が１Ｅ１５[/ｃｍ³]で、約３Ｅ５[
Ｖ/ ｃｍ])、もう一つは空乏層の先端が第２のＮ型埋め
込み拡散層３に到達してパンチスルーを起こす場合であ
る。

【００３４】本発明は、後者のパンチスルーによって降
伏電圧を決定させるものである。印加電圧の増大に伴っ
て三角形（Ａ−Ｅ−Ｂ）は、各辺均等に増大するが、最
高電界が臨界電界に達するより先に空乏層の先端が第２
のＮ型埋め込み拡散層３に到達する必要がある。この時
の条件が、上記（１）、（２）式を用いれば、Ａ＝２０
μｍで印加電圧は６００Ｖである。第２のＮ型埋め込み
拡散層３を第１のＮ型埋め込み拡散層２に近づければ、
パンチスルーの電圧を次第に低下させることができる。

【００３５】第１のＮ型埋め込み拡散層２と第２のＮ型
埋め込み拡散層３との間隔１２ａを２０μｍ→１０μｍ
→５μｍと小さくしていけば、パンチスルー電圧は、６
００Ｖ→１５０Ｖ→３７Ｖと変化する。これらの値は、
素子の定格電圧や素子の寸法構造上、非常に現実的な値
である。

【００３６】尚、上記（１）、（２）式より、傾きＧｐ
はＰ型半導体基板１の不純物濃度に比例して変化する。
また、三角形( Ａ−Ｅ−Ｂ) の面積、すなわちパンチス
ルー電圧も傾きＧｐに比例して変化する。従って、Ｐ型
半導体基板１の濃度が濃くなる方にずれて製造される
と、パンチスルー電圧もそれに比例して高くなってしま
う。Ｐ型半導体基板１の不純物濃度の製造精度は２５％
程度とあまりよくないが、Ｐ型半導体基板１の製造後の
不純物濃度の測定精度は１％程度と小さいため、予め使
用するＰ型半導体基板１の濃度を測定しておけば、第１
のＮ型埋め込み拡散層２と第２のＮ型埋め込み拡散層３
との間隔１２ａを実際よりも小さくさせること等により
補正することができる。

【００３７】図４は、本発明の実施形態による半導体装
置の平面図を示す。図４において、任意ボンディングパ
ッド引き出しアルミ配線１９と、任意ボンディングパッ
ド引き出しアルミ配線２０及び接地電極配線２１が表面
電極配線として形成されている。任意ボンディングパッ
ド引き出しアルミ配線１９及び任意ボンディングパッド
引き出しアルミ配線２０における正方形の部分はボンデ
ィングパッドである。

【００３８】これらの正方形のボンディングパッドの下
には、中心を同じくする正方形の第４のＮ型埋め込み拡
散層１５と第５のＮ型埋め込み拡散層１６とがそれぞれ
形成されている。尚、図示されていないが、これらの第
４のＮ型埋め込み拡散層１５と第５のＮ型埋め込み拡散
層１６は、それぞれ図１のＮ型タンク拡散層５とＮ型高
濃度拡散層７に相当する拡散層及び表面絶縁層を開口さ
せたコンタクト孔２２を介して電気的に接続されてい
る。

【００３９】第４のＮ型埋め込み拡散層１５と第５のＮ
型埋め込み拡散層１６の周囲には、それぞれ第３のＮ型
埋め込み拡散層１４が形成されている。間隔１７は、第
３のＮ型埋め込み拡散層１４と第４のＮ型埋め込み拡散
層１５との間であり、間隔１８は、第３のＮ型埋め込み
拡散層１４と第５のＮ型埋め込み拡散層１６との間であ
る。第３のＮ型埋め込み拡散層１４の形状は図示のよう
に、「日」の字を横にしたような形状となっている。

【００４０】接地電極配線２１は、第３のＮ型埋め込み
拡散層１４と電気的な接続ができるように、同じく図示
されていないが、図１のＮ型タンク拡散層５とＮ型高濃
度拡散層７に相当する拡散層及び、表面絶縁層を開口さ
せたコンタクト孔２２を介して電気的に接続されてい
る。さらに接地電極配線２１は、第３のＮ型埋め込み拡
散層１４を取り巻いているＰ型拡散層領域( 図１のＰ型
半導体基板１及びＰ型エピタキシャル層４に相当) とも
電気的に接続されるように、チップの表面で、Ｐ型高濃
度拡散層( 図１におけるＰ型高濃度拡散層６に相当) と
コンタクト孔２２を介して電気的に接続されている。

【００４１】任意ボンディングパッド引き出しアルミ配
線１９に正極の電圧が印加されれば、第４のＮ型埋め込
み拡散層１５から外側に向かってその電圧値に応じた空
乏層が成長するが、その先端が第３のＮ型埋め込み拡散
層１４に接触するまでになると、任意ボンディングパッ
ド引き出しアルミ配線１９と接地電極配線２１はパンチ
スルー現象により導通することになる。

【００４２】このため任意ボンディングパッド引き出し
アルミ配線１９と接地電極配線２１との間には、このパ
ンチスルー電圧以上の電圧が印加されないことになり、
任意ボンディングパッド引き出しアルミ配線１９と接地
電極配線２１との間に接続された素子は保護されること
になる。任意ボンディングパッド引き出しアルミ配線２
０と接地電極配線２１とに関しても同様である。

【００４３】パンチスルーによる電流は、第４のＮ型埋
め込み拡散層１５あるいは第５のＮ型埋め込み拡散層１
６の四辺全てのほぼ全長領域で、しかもチップ表面から
深い位置で流れるため、パンチスルー時の動作抵抗は小
さく抑えられ、耐電流破壊能力も高くできる。

【００４４】ボンディングパッド間の領域やボンディン
グパッドのチップ外周側や内周側の近接領域は、通常は
素子形成などができない領域である。しかし、本実施形
態によれば、保護素子の形成が可能となり、チップ面積
の有効利用の点でも効果があり、チップ面積を縮小する
ことができる。

【００４５】次に、本発明の他の実施形態を説明する。
上記の実施形態では、従来では利用しなかったボンディ
ングパッドの近接領域に適応したが、同じく従来では利
用しなかった個々の素子の近接領域にも適応することが
できる。その場合の構成を図５に示す。

【００４６】図５は、高耐圧のラテラル型ＤＭＯＳトラ
ンジスタの断面構造図である。Ｐ型半導体基板１の表面
にＰ型エピタキシャル層４が形成され、Ｐ型半導体基板
１とＰ型エピタキシャル層４との間には、第１のＮ型埋
め込み拡散層２が形成されると共に、この第１のＮ型埋
め込み拡散層２と間隔１２ａを介して第２のＮ型埋め込
み拡散層３が形成されている。第１のＮ型埋め込み拡散
層２の上部には、Ｎ型タンク拡散層５が形成され、Ｎ型
高濃度拡散層７を介してドレイン電極２５（アルミ）に
電気的に接続される。

【００４７】尚、Ｎ型タンク拡散層５は延長ドレイン拡
散層としても機能し、本ラテラル型ＤＭＯＳトランジス
タがオフ状態の時、ドレインソース間に印加された高電
圧のほぼ全てを、空乏化させたＮ型タンク拡散層５に分
担させる重要な役目も果たす。第１のＮ型埋め込み拡散
層２は、本ラテラル型ＤＭＯＳトランジスタがオン状態
の時、オン抵抗を低減させる重要な役目も果たす。

【００４８】Ｐ型エピタキシャル層４の表面には、ゲー
ト電極（ポリシリコン）２４や、ソース拡散層として機
能するゲート電極（ポリシリコン）２４に隣接したＮ型
高濃度拡散層７、Ｐ型ベース拡散層２３、Ｐ型ベース拡
散層２３とソース拡散層とを低抵抗で接続させるための
Ｐ型高濃度拡散層６が形成される。第２のＮ型埋め込み
拡散層３の上部には、Ｎ型タンク拡散層５が形成され、
本ラテラル型ＤＭＯＳトランジスタ外周側のＮ型高濃度
拡散層７を介して、ソース電極（アルミ）２６に接続さ
れる。

【００４９】上記のように構成することにより、従来利
用することのなかったラテラル型ＤＭＯＳトランジスタ
におけるソース領域の下部を利用することができ、素子
単体での保護も、上記実施形態と同様に面積の増大を伴
うことなく、実施することができる。

【００５０】

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、第１の第２導電型埋込拡散層と
第２の第２導電型埋込拡散層との距離を第１導電型半導
体基板の不純物濃度に応じ調整するようにしたので、パ
ンチスルー電圧のばらつきを低減することができ、これ
によって第１導電型半導体基板及び第１導電型エピタキ
シャル層と第１の第２導電型埋込拡散層との間に逆バイ
アスが印加された場合、第１の第２導電型埋込拡散層か
ら、第２の第２導電型埋込拡散層に向かって成長する空
乏層が、ある設計された電圧になると、第２の第２導電
型埋込拡散層に到達し、パンチスルーを起こして、第１
の第２導電型埋込拡散層と第２の第２導電型埋込拡散層
との間が導通状態となることにより、保護回路用の大き
なスペースを占有することなく、静電気等の外来の異常
電圧から装置内部の素子を保護することができる。

【００５１】また、本発明の半導体装置の製造方法によ
れば、第１導電型半導体基板の不純物濃度を第１導電型
エピタキシャル層の不純物濃度より高くすることによ
り、エピタキシャル成長や、以降の高温処理により、第
１導電型半導体基板１の不純物が第１導型エピタキシャ
ル層の方へ拡散するため、第１導型エピタキシャル層の
不純物濃度の製造精度によるパンチスルー電圧のばらつ
きを圧縮することができる。

【００５２】さらに、本発明の半導体装置の製造方法に
よれば、第１の第２導電型埋込拡散層と第２の第２導電
型埋込拡散層との距離を、パンチスルーを起こす電圧が
半導体装置内の被保護素子に印加してはならない電圧よ
り低くなるような大きさに設定することにより、内部素
子を確実に保護することができる。

【図面の簡単な説明】

【図１】本発明の実施形態による半導体装置の断面図で
ある。

【図２】本発明の実施形態による半導体装置の製造方法
の工程を示す断面図である。

【図３】本発明の原理を説明するための電界構成を示す
特性図である。

【図４】本発明の実施形態による半導体装置の平面図で
ある。

【図５】本発明の他の実施形態による半導体装置の断面
図である。

【図６】従来の半導体装置の平面図である。

【符号の説明】

１ Ｐ型半導体基板 ２ 第１のＮ型埋め込み拡散層 ３ 第２のＮ型埋め込み拡散層 ４ Ｐ型エピタキシャル層 １２ａ 第１のＮ型埋め込み拡散層と第２のＮ型埋め込
み拡散層との間隔 １３ 第１のＮ型埋め込み拡散層から成長する空乏層の
境界 ２３ Ｐ型ベース拡散層 ２４ ゲート電極（ポリシリコン） ２５ ドレイン電極（アルミ） ２６ ソース電極（アルミ） ３３ 高圧Ｐチャネル電界効果トランジスタの素子領域 ３４ 高圧Ｎチャネル電界効果トランジスタの素子領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/74 H01L 29/78 H01L 29/861

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型半導体基板と、 該第１導電型半導体基板の表面に形成された第１導電型
   エピタキシャル層と、 前記第１導電型半導体基板と前記第１導電型エピタキシ
   ャル層との間に埋め込まれた第１の第２導電型埋込拡散
   層と、 前記第１導電型半導体基板と前記第１導電型エピタキシ
   ャル層との間に埋め込まれ、前記第１の第２導電型埋込
   拡散層と所定の距離を介して形成される第２の第２導電
   型埋込拡散層とを具備する半導体装置の製造方法におい
   て、 前記第１導電型半導体基板の不純物濃度あるいはそれに
   対応する関連したパラメータを測定し測定値を得る工程
   と、 前記第１の第２導電型埋込拡散層と前記第２の第２導電
   型埋込拡散層とを形成する工程において、前記第１の第
   ２導電型埋込拡散層と前記第２の第２導電型埋込拡散層
   との間の距離を前記測定値を用いてパンチスルーを起こ
   す電圧のばらつきを補正するように選定する工程と、 を設けたことを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記第１導電型半導体基板の不純物濃度
   を、前記第１導電型エピタキシャル層の不純物濃度より
   高くすることを特徴とする請求項１記載の半導体装置の
   製造方法。
3. 【請求項３】 前記所定の距離は、前記パンチスルーを
   起こす電圧が半導体装置内の被保護素子に印加してはな
   らない電圧より低くなるように設定することを特徴とす
   る請求項１記載の半導体装置の製造方法。