JPH01303761A - 半導体装置 - Google Patents

半導体装置

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JPH01303761A
JPH01303761A JP63132741A JP13274188A JPH01303761A JP H01303761 A JPH01303761 A JP H01303761A JP 63132741 A JP63132741 A JP 63132741A JP 13274188 A JP13274188 A JP 13274188A JP H01303761 A JPH01303761 A JP H01303761A
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白沢　敏克
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパワー半導体素子に係り、特に電流検出機能を
有する半導体装置に関する。
〔従来の技術〕
パワー半導体素子の応用において電流検出の要求が高ま
っている６具体的には素子を保護するための過電流検出
、定電流制御等、半導体素子に流れる電流を検出して種
々の制御を行なっている。
電流検出法として従来多く用いられているものは、（１
）パワー半導体素子に直列に抵抗を外付けし、抵抗の両
端電圧を測定する方法、及び（２）　Ｕ、Ｓ。
ＰａｔｅｎｔＮａ　４．５５３，０８４に開示されてい
るパワーＭＯＳトランジスタの電流を例えば１／１００
０位分流させ、この分流電流を外付抵抗を用いて検出す
る方法である。
〔発明が解決しようとする課題〕
従来法（１）では外付抵抗による損失が大きいこと及び
外付抵抗を必要とするという欠点があり、従来法（２）
では分流電流によって検出するため外付抵抗による損失
は従来法（１）より小さくなるが、分流比の関係でパワ
ー半導体素子が実質パツーＭＯＳトランジスタに限定さ
れること及び外付抵抗を必要とする欠点がある。外付抵
抗は、その損失をできるだけ少なくするためには抵抗値
を小さくする必要があり、接続による抵抗のばらつきを
吸収して測定精度を高くするためには抵抗値を大きくす
る必要があり、両要求を満すのは不可能である。近年、
パワーＩＣ，インテリジェント・パワーＩＣと称する大
きいパワーを制御する回路がＩＣ化される傾向にあり、
外付抵抗はかかる傾向に水をさすことになり好ましくな
い。
本発明の目的は上述の問題点を解決した新規な半導体装
置を提供するにある。
本発明の目的を具体的に言えば、外付抵抗を使用するこ
となく通電々流の測定を可能にした半導体装置を提供す
るにある。
本発明の他の目的は集積化するに適した半導体素子領域
を提供するにある。
〔課題を解決するための手段〕
上述の目的を達成する本発明半導体装置の特徴とすると
ころは、半導体基体の一方の主表面から他方の主表面に
向って主電流を流すように半導体素子を形成すると共に
、半導体基体内に半導体素子と直列に抵抗領域を形成し
た点にある。
本発明半導体装置の特徴とするところをもう少し詳しく
言えば、半導体基体の両主表面に露出する高不純物濃度
の第１半導体層を形成し、この第１半導体層内の一方の
主表面側に半導体素子を形成し、他方の主表面側を抵抗
領域とした点にある。
そして電流検出用の電極を半導体基板のご方の主表面に
おいて第１半導体層にオーミック接触させている。第１
の半導体層内に形成する半導体素子としては、例えばダ
イオード、バイポーラトランジスタ、ＭＯＳトランジス
タ等が考えられる。また、半導体基体としては、半導体
素子と抵抗領域を形成する領域のみからなるもの、ｐｎ
接合で電気的に分離した複数個の半導体領域を持ち半導
体素子と抵抗領域以外の素子を形成できるもの、誘電体
で電気的に分離した複数個の半導体領域を持ち半導体素
子と抵抗領域以外の素子を形成できるものが使用できる
。
〔作用〕
同−半導体基体内に一方の主表面から他方の主表面に向
って主電流を流す半導体素子領域と該領域といずれか一
方の主表面との間に高不純物濃度の半導体からなる抵抗
領域を形成した構成とすることにより、半導体素子に流
れる主電流がそのまま抵抗領域を流れ、抵抗領域におけ
る電圧降下分を電流検出用の電極から外部に取り出し、
抵抗領域の抵抗値より主電流を検知することができる。
抵抗領域は、高不純物濃度を有していること、及び半導
体基体の一方の主表面から他方の主表面に向って電流を
流すように形成されていることから抵抗値を０．０５Ω
程度の極めて小さくでき、抵抗領域による損失を小さく
抑えることができる。
また、抵抗領域が半導体装置の製造技術で形成されるこ
と、及び抵抗領域と半導体素子との接続抵抗が存在しな
いことから、抵抗領域の抵抗値は高精度に設定値通りに
製造することができ、高精度の電流検出が可能となる。
〔実施例〕
以下、本発明の半導体装置及びその爬法を実施例として
示した図面により説明する。
第１図は誘電体分離基板を用いた集積回路装置の一部に
本発明を適用した縦型ＭＯＳトランジスタを形成した場
合の一実施例を示す。図において、１は多結晶領域１０
３と、多結晶領域１０３内に誘電体膜１４を介して表面
が一方の主表面１０１に露出するように埋設された複数
個の単結晶島領域１５とから植成された誘電体分離基板
で、単結晶島領域ＩＳのうちの１つはその底部が誘電体
膜１４を貫通して誘電体分離基板１の他方の主表面１０
２まで延びる構造を採り、該単結晶島領域１５に電流検
出電極を有する縦型ＭＯＳトランジスタが形成される。
この単結晶島領域１５は、−方の主表面１０１に露出し
一方の主表面１０１から遠ざかるに従って一方の主表面
１０１と平行な面の断面積が小さくなるように形成され
たｐ型温電型のドレイン層１５１と、一方の主表面１０
１に露出するようにドレイン磨１５１内に埋設されたｎ
型層１５２と、一方の主表面１０１に露出するようにｎ
型層１５２内に埋設されたｐ型導電型のソース層１５３
と、ドレイン層１５１と誘電体膜１４との間全体及びド
レイン層１５１の一方の主表面１０１とは反対側の底面
全体に形成された高不純物濃度のｐ型層１５４と、ｐ型
層１５４のドレイン層１５１の底面に位置する部分と他
方の主表面１０２との間に両者を連結するように形成し
た高不純物濃度のｐ型貫通Ｍ１５５とを具備して°いる
。２は一方の主表面１０１においてソース層１５３及び
ｎ型ＦｆＪ１５２にコンタクトしたソース電極、３は他
方の主表面１０２にコンタクトしたドレイン電極、４は
ｎ型層１５２のソース層１５３とドレインＭ１５１との
間に位置して一方の主表面１０１に露出する個所上にゲ
ート酸化膜５を介して形成したゲート電極、６は一方の
主表面１０１においてｐ型層１５４にコンタクトした電
流検出電極、７はゲート電極４上及びゲート酸化膜５上
に形成した絶縁膜である。
かかる構成とすることにより、誘電体分離基板の１つの
単結晶島領域１５内に縦型ＭＯＳトランジスタＱｓ　と
そのドレインに主としてｐ型貫通層１５５で形成される
抵抗Ｒが集積回路的に一体化された第２図に示す回路構
成が得られる。第２図の各端子の符号は第１図の各電極
の符号と一致させて示しである。
この実施例において、ソース電極２を正電位、ドレイン
電極３を負電位にした状態でゲート電極４に負のゲート
電位を付与すればソース電極２とドレイン電極３間がオ
ン状態になり、ゲート電位を除去するとオフ状態になる
。オン状態の時に流れるドレイン電流は、ｐ型貫通／１
１１１５５を通るため該Ｎ１５５内で僅かながら電圧降
下が生じる。
この電圧降下値はｐ型１ｌ１５４を通して電流検出端子
６より外部に取り出すことができる。電流検出端子６に
表われる電圧は、ｐ型貫通層１５５の抵抗値が一定のた
め、ドレイン電流に比例した値となる。従って、外付抵
抗を用いることなくかつその場合より精度良く半導体装
置に流れている電流を検出することができる。また、ｐ
型貫通暦１５５がドレイン電極３に低抵抗接触させるに
十分な高不純物濃度となっているため、１０−”Ωオー
ダーとなり、従来の外付抵抗（市販の最とも小さいもの
で１Ω）に比較して著しく小さく、損失が大幅に低減で
きる。ｐ型貫通層１５５の抵抗値は１例えば１０〜３０
ｍΩが好ましい。又この抵抗値はロット等によるばらつ
きが小さいことが要求される。ここで抵抗値Ｒは Ｒ＝−ρ×Ｌ Ｓ：ｐ型貫通層の面積 Ｌａｐ型貫通層の長さ ρ；ｐ型貫通層の抵抗率 で表わされる０面積Ｓは、後述の製法において絶縁膜２
０６の除去部の面積になるが、これはホトマスクを用い
たホトエツチングで除去されるため極めて精度が高い、
又長さＬは研磨によって制御可能であり高い精度が得ら
れる。一方抵抗率ρは後述の製法におけるエピタキシャ
ル成長時のドーパントガスを調整することにより精度よ
く制御可能である０以上のように誘電体分離プロセスを
用いることにより、高精度の電流検出抵抗を半導体装置
内に内蔵させることができ又、電流検出端子６を表面に
出すことが容易である。
又、これらの電流検出機能は電流検出電極６の部分のみ
のマスク変更で製作可能で、プロセス的に従来の誘電体
分離プロセスに追加すべき工程はない。
次に、第１図に示した半導体装置の製造方法を第３図で
説明する。
まず結晶面方位（１００）のシリコン単結晶２０１の全
面に熱酸化膜２０２を形成する。その後素子形成領域２
０３を取り囲む分離溝２０４を形成する（第３図（ａ）
）。分離溝２０４は、通常のホトエツチング技術により
熱酸化膜２０２を選択エツチングし、残った熱酸化膜２
０２をマスクとしてアルカリ系のエラチントによりエツ
チングして形成する０次に、熱酸化膜２０２を除去し、
すくなくとも分離溝２０４を形成した表面に単結晶シリ
コン１と同じｙｓｆＥｔ型の高濃度Ｎ（１×１０１９ａ
ｌｌ″″３以上）２０５を形成し、更に、単結晶シリコ
ン２０１の全面に分離用ＩＩ！ｍ膜（たとえば熱酸化膜
）２０６形成する。そして素子形成領域２０３のうち高
圧素子を形成する領域上の絶縁膜２０６を除去する（第
３図（ｂ））。
分離溝２０４を形成した面にシリコン単結晶２０１と同
じ導電型のシリコンＮ２０７，２０８をエピタキシャル
成長させる（第３図（Ｑ））、このとき、素子形成領域
２０３の＃＠縁膜２０６を除去部分には単結晶シリコン
２０７、その他の絶縁膜２０６上に多結晶シリコン２０
８が成長する。
エピタキシャル成長時にドーパントガスを調整すること
によりエピタキシャル層２０７，２０８の抵抗率を精度
良く制御することが可能であり、またエピタキシャル層
２０７，２０８の厚さのコントロールも容易である。し
かる後、第３図ＣのＡ−Ａ’線、Ｂ−Ｂ’線まで両側か
ら公知の技術により研磨することにより、素子形成領域
２０３のうち高圧素子を形成する領域と他の領域とは完
全に電気的に絶縁された誘電体絶縁分離基板が完成する
（第３図（ｄ））。
かかるｖ！誘電体分離基板素子形成領域２０３のうちの
高圧素子を形成すべき領域にｎ型５１５２゜ソース層１
５３を形成し、ソース電極２．ドレイン電極３及びゲー
ト電極５を形成することにより第１図に示す半導体装置
が得られる。
第４図は誘電体分離基板１の１つの単結晶島領域１５に
第１図に示したと同じ縦型ＭＯＳトランジスタを形成し
、隣接する単結晶島領域１５に縦型ＭＯＳトランジスタ
の制御部を形成した本発明の他の実施例である。制御部
はｐ型車結晶島領域１５６にソース層１５７及びドレイ
ン層１５８を形成したｎＭＯＳトランジスタから成って
いる。
ソース層１５７に縦型ＭＯＳトランジスタの電流検出電
極６がオーミックコンタクトしている。８はドレイン層
１５８にオーミックコンタクトしたドレイン電極、９は
ゲート電極である。
この構成により、電流検出電極６の出力信号をｎＭＯＳ
トランジスタに伝え、ここで例えば過電流検出、定電流
チョッパ等の制御を行ない、その出力を縦型ＭＯＳトラ
ンジスタのゲート電極４に送ることにより該ＭＯＳトラ
ンジスタのオンオフ制御が可能となる。従って、１チツ
プで過電流検出や定電流チョッパ制御が可能となる。
第５図は誘電体分離基板１の１つの単結晶島領域１５に
縦型ＭＯＳトランジスタの代りにダイオードを形成した
本発明の異なる実施例を示している。具体的には、第１
図の縦型ＭＯＳトランジスタのソース層１５３及びゲー
ト電極４を除去し、ｎ型層１５２の不純物濃度を高くし
た構造となっている。１０はｐ型貫通層１５５にオーミ
ックコンタクトしたアノード電極、１１はｎ型層１５２
にオーミックコンタクトしたカソード電極である。
この実施例における電流検出の動作は第１図の実施例と
同じである。
第６図はｐｎ分離方式を採用した半導体装置に本発明を
適用した更に異なる実施例を示している。
図において、５０はｐ型頭域５０３内にｐｎ分離されて
一方の主表面５０１側に並設されたｎ型島領域５０４を
有する半導体基体で、１つのｎ型島領域５０４内に一方
の主表面５０１に露出するＰ型層５０５、ｐ型層５０５
内に一方の主表面５０１に露出するｎ型導電型のソース
［５０６、底部にｎ生型埋込み層５０７、及びｎ生型埋
込み層５０７と一方の主表面５０１とを連結するｎ＋型
領領域５０８それぞれ形成されている。ｎ÷型埋込み層
５０７と他方の主表面５０２との間に高不純物濃度を有
するｎ壁貫通層５０９が設けられている。２はソース［
５０６及びｐ型層にオーミックコンタクトしたソース電
極、３はｎ壁貫通層５０９の露出面にオーミックコンタ
クトしたドレイン電極、４はゲート電極、６はｎ中型領
域５０８にオーミックコンタクトした電流検出電極、５
はゲート酸化膜、７及び５１０は絶縁膜である。この実
施例においても電流検出の動作は第１図の場合と同一で
ある。
以上は、本発明半導体装置の代表的な実施例について説
明したが、本発明はこれらに限定されることなく種々の
変形が可能である。
〔発明の効果〕
本発明によれば、外付は抵抗を使用しないため、低損失
、高精度でパワー素子の電流検出が可能となる。従って
、過電流保護や、定電流チョッパ機能を有するパワーモ
ノリシックＩＣが１チツプで構成可能となる。
【図面の簡単な説明】
第１図は本発明半導体装置の一実施例を示す概略断面図
、第２図は第１図の半導体装置の等価回路図、第３図は
第１図の装置に使用する誘電体分離基板の製法を説明す
る概略図、第４図は本発明の他の実施例を示す概略断面
図、第５図は本発明の異なる実施例を示す概略断面図及
び等価回路図、第６図は本発明の更に異なる実施例を示
す概略図である。 １・・・誘電体分離基板、２・・・ソース電極、３・・
・ドレイン電極、６・・・電流検出電極、１５４・・・
ｐ型層。 １５５・・・ｐ型貫通層。 ８ｚ（２１ ８３の ２θざ　　　２θ７ｔ０６ め４−囚 ８Ｓ口 （娑）

Claims (1)

  1. 【特許請求の範囲】 １、一対の主表面間に、第１主表面から第２主表面側に
    延びる第１導電型の第１半導体層と、第２主表面から第
    １主表面側に向つて延び第１半導層に隣接して第１の境
    界面を形成する第１導電型で第１半導体層より不純物濃
    度の高い第２半導体層と、第１主表面に隣接し第１半導
    体層内に延びる第２導電型の第３半導体層と、第３半導
    体層から離れた個所で第１主表面に隣接し第１半導体層
    内を第１境界面まで延びる第１導電型で第１半導体層よ
    り不純物濃度の高い第４半導体層と、を具備する半導体
    基体、第１主表面において第１半導体層にオーミック接
    触する第１の主電極、第２主表面において第２半導体層
    にオーミック接触する第２の主電極、第１主表面におい
    て第４半導体層にオーミック接触した検出用電極を有し
    、第２半導体層における主電流の電位降下を検出用電極
    を用いて検出することにより、一対の主電極間に流れる
    主電流の検出ができるようにしたことを特徴とする半導
    体装置。 ２、特許請求の範囲第１項において、前記半導体基体が
    誘電体により電気的に分離された複数個の半導体単結晶
    領域を有し、半導体単結晶領域の１つが前記第１及び第
    ２主表面に隣接するように形成され、該領域内に前記第
    １、第２、第３及び第４半導体層が形成されていること
    を特徴とする半導体装置。 ３、特許請求の範囲第１項において、前記半導体基体が
    ｐｎ接合により電気的に分離された複数個の半導体単結
    晶領域を有し、半導体単結晶領域の１つが前記第１及び
    第２主表面に隣接するように形成され、該領域内に前記
    第１、第２、第３及び第４半導体層が形成されているこ
    とを特徴とする半導体装置。 ４、一対の主表面を有し、該主表面間に両主表面に露出
    するように形成された第１導電型の第１半導体層と、第
    １主表面に露出し第１半導体層内に延び第１導電型で第
    １半導体層より不純物濃度の低い第２半導体層と、第１
    主表面に露出し第２半導体層内に延び第２導電型の第３
    半導体層とを具備する半導体基体、 半導体基体の第１主表面において第３半導体層にオーミ
    ック接触した第１の主電極、 半導体基体の第２主表面において第１半導体層にオーミ
    ック接触した第２の主電極、 半導体基体の第１主表面において第１半導体層にオーミ
    ック接触した検出用電極を有し、第２主表面と第２半導
    体層との間に位置する第１半導体層における主電流の電
    位降下を検出用電極を用いて検出することにより一対の
    主電極間に流れる電流を検知できるようにしたことを特
    徴とする半導体装置。 ５、特許請求の範囲第４項において、前記第１主表面に
    露出し前記第３半導体層内に延びる第１導電型の第４半
    導体層を形成し、前記第１の主電極が第４半導体層にも
    オーミック接触し、第４半導体層と前記第２半導体層と
    の間に位置して前記第１主表面に露出する前記第３半導
    体層上に絶縁物を介して制御電極を設けたことを特徴と
    する半導体装置。 ６、特許請求の範囲第５項において、前記半導体基体が
    誘電体により電気的に分離された複数個の半導体単結晶
    領域を有し、半導体単結晶領域の１つが前記第１及び第
    ２主表面に隣接するように形成され、該領域内に前記第
    １、第２、第３及び第４半導体層が形成されていること
    を特徴とする半導体装置。 ７、特許請求の範囲第６項において、他の半導体単結晶
    領域に、前記第１、第２、第３及び第４半導体層、前記
    第１及び第２の主電極並びに前記制御電極からなる半導
    体素子を制御する制御回路を形成したことを特徴とする
    半導体装置。 ８、一対の主表面を有し、該主表面間に両主表面に露出
    するように形成された第１導電型の第１半導体層と、第
    １主表面に露出し第１半導体層内に延び第１導電型で第
    １半導体層より不純物濃度の低い第２半導体層と、第１
    主表面に露出し第２半導体層内に延びる第２導電型の第
    ３半導体層と、第１主表面に露出し第３半導体層内に延
    びる第１導電型の第４半導体層とを具備する半導体基体
    、 半導体基体の第１主表面において第４半導体層にオーミ
    ック接触した第１の主電極、 半導体基体の第２主表面において第１半導体層にオーミ
    ック接触した第２の主電極と、 半導体基体の第１主表面において第３半導体層にオーミ
    ック接触した制御電極、 半導体基体の第１主表面において第１半導体層にオーミ
    ック接触した検出用電極を有し、第２主表面と第２半導
    体層との間に位置する第１半導体層における主電流の電
    位降下を検出用電極を用いて検出することにより一対の
    主電極間に流れる電流を検知できるようにしたことを特
    徴とする半導体装置。
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