JPS60147154A - 抵抗構造体 - Google Patents
抵抗構造体Info
- Publication number
- JPS60147154A JPS60147154A JP59171661A JP17166184A JPS60147154A JP S60147154 A JPS60147154 A JP S60147154A JP 59171661 A JP59171661 A JP 59171661A JP 17166184 A JP17166184 A JP 17166184A JP S60147154 A JPS60147154 A JP S60147154A
- Authority
- JP
- Japan
- Prior art keywords
- region
- polycrystalline silicon
- base
- internal
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 58
- 238000009792 diffusion process Methods 0.000 description 31
- 238000004519 manufacturing process Methods 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 238000012360 testing method Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000009897 systematic effect Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000007619 statistical method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ベース領域への多結晶シリコン接点を有する
バイポーラ・トランジスタの製造プロセスに於てベース
拡散領域の特性を決定するために半導体ウェハ上に形成
されるテスト用抵抗構造体に係る。
バイポーラ・トランジスタの製造プロセスに於てベース
拡散領域の特性を決定するために半導体ウェハ上に形成
されるテスト用抵抗構造体に係る。
［従来技術］
集積回路の製造に於ては、製造プロセス中に、ウェハの
カーフ領域（即ち、後にダイシングの段階で破壊される
、隣接するチップ間に於ける半導体ウェハの領域）又は
選択された位置に、テスト構造体を製造することが一般
に行われている。自動的にインラインでテストされるそ
れらのテスト構造体は、製造プロセス中に系統的及び正
確な処理パラメータのモニタとして働き、集積回路デバ
イスのモデリングを可能にし、チップ上の集積回路の信
頼性に関するデータを供給する。
カーフ領域（即ち、後にダイシングの段階で破壊される
、隣接するチップ間に於ける半導体ウェハの領域）又は
選択された位置に、テスト構造体を製造することが一般
に行われている。自動的にインラインでテストされるそ
れらのテスト構造体は、製造プロセス中に系統的及び正
確な処理パラメータのモニタとして働き、集積回路デバ
イスのモデリングを可能にし、チップ上の集積回路の信
頼性に関するデータを供給する。
バイポーラ・トランジスタの製造に関連して従来用いら
れている１つの構造体である、亜鈴型抵杭が第２図に示
されている。その構造体の目的は、エミッタの下のベー
ス領域の最も幅の狭い部分のシート抵抗をより容易に正
確に決定することであり、その構造体はトランジスタの
ベース領域の最も幅の狭い部分と同一の特性を有するよ
うに半導体ウェハ中に形成される。亜鈴型抵抗構造体を
開′示している典型的な従来技術文献は、米国特許第３
３３５３４０号、第３４０４３２１号及び第３４、６５
２１３号の明細書である。
れている１つの構造体である、亜鈴型抵杭が第２図に示
されている。その構造体の目的は、エミッタの下のベー
ス領域の最も幅の狭い部分のシート抵抗をより容易に正
確に決定することであり、その構造体はトランジスタの
ベース領域の最も幅の狭い部分と同一の特性を有するよ
うに半導体ウェハ中に形成される。亜鈴型抵抗構造体を
開′示している典型的な従来技術文献は、米国特許第３
３３５３４０号、第３４０４３２１号及び第３４、６５
２１３号の明細書である。
第２図に示されている亜鈴型抵抗構造体は、シリコン半
導体基板中に拡散されたＰ型ベース領域１と、ベース領
域１の一部と重畳するＮ型エミッタ領域２とより成る。
導体基板中に拡散されたＰ型ベース領域１と、ベース領
域１の一部と重畳するＮ型エミッタ領域２とより成る。
エミッタ領域２の下のベース領域の部分３は、内部ベー
ス領域と呼ばれる。
ス領域と呼ばれる。
エミッタ領域と重なっていない外側の領域４及び５は、
外部ベース領域と呼ばれる。亜鈴型抵抗構造体の目的は
、内部ベース領域３の抵抗値を測定することである。こ
れは、バッド６及び７の間に電流を流し、感知アーム８
及９の間の電圧を感知することによって達成される。抵
抗値Ｒが解れば。
外部ベース領域と呼ばれる。亜鈴型抵抗構造体の目的は
、内部ベース領域３の抵抗値を測定することである。こ
れは、バッド６及び７の間に電流を流し、感知アーム８
及９の間の電圧を感知することによって達成される。抵
抗値Ｒが解れば。
関係式Ｒ＝ ρｓ Ｌ ／ Ｗに従って、内部ベース領
域３の幅Ｗ及び感知アーム８及び９の間の長さしの既知
の値を用いることによって、内部ベース領域のシート抵
抗ρＳがめられる。
域３の幅Ｗ及び感知アーム８及び９の間の長さしの既知
の値を用いることによって、内部ベース領域のシート抵
抗ρＳがめられる。
ベースへの多結晶シリコン接点を用いた多結晶シリコン
・ベース・トランジスタの製造に於ては。
・ベース・トランジスタの製造に於ては。
該トランジスタを形成するプロセスの特殊性により、ト
ランジスタの内部ベース領域の抵抗率を得るために、第
２図に示されている亜鈴型抵抗構造体を用いることがで
きない。この点に関連して、第３図は、従来の典型的な
多結晶シリコン・ベース・トランジスタ構造体１０の基
本的構造を示している。この例に於ては、初めにＰ型車
結晶シリコン半導体基板１１を用いて、サブコレクタ領
域１２及び分離領域１３が限定される。次に、単結晶シ
リコン・エピタキシャル領域１４が付着され、埋設酸化
物分離領域１５が形成される。それから、 ？サブコレ
クタ領域１２に接触する導通（リーチ・スルー）領域１
６が、不純物の拡散によって形成される。それから、適
当なマスクを用いて、上記構造体が適当にエツチングさ
れ、単結晶シリコン・エピタキシャル領域１４に接触す
る多結晶シリコン層１７が付着される。次に、その多結
晶シリコン層がイオン注入により高濃度にドープされ、
ベース領域２１を画成するために適当なマスクを用いて
異方性の反応性イオン・エツチングが施される。それか
ら、二酸化シリコン層１８及び窒化シリコン層１９が形
成される。次に、第３図に示されている如く、開孔２０
を形成するために、窒化シリコン層１９、酸化シリコン
層１８及び多結晶シリコン層１７が反応性イオン・エツ
チングされる。ベース領域２１が開孔を経てイオン注入
又は拡散されてから、多結晶シリコン層１７等の側壁酸
化の癲き何らかの中間的工程によりベース拡散の場合よ
りも小さ１ζ寸法を有する開孔を経てエミッタ拡散が行
われて、エミッタ領域２２が形成される。それから、多
結晶シリコン層１７を経てべ・−大領域に接点が設けら
れるように、多結晶シリコン層に達する接点開孔２３が
形成される。
ランジスタの内部ベース領域の抵抗率を得るために、第
２図に示されている亜鈴型抵抗構造体を用いることがで
きない。この点に関連して、第３図は、従来の典型的な
多結晶シリコン・ベース・トランジスタ構造体１０の基
本的構造を示している。この例に於ては、初めにＰ型車
結晶シリコン半導体基板１１を用いて、サブコレクタ領
域１２及び分離領域１３が限定される。次に、単結晶シ
リコン・エピタキシャル領域１４が付着され、埋設酸化
物分離領域１５が形成される。それから、 ？サブコレ
クタ領域１２に接触する導通（リーチ・スルー）領域１
６が、不純物の拡散によって形成される。それから、適
当なマスクを用いて、上記構造体が適当にエツチングさ
れ、単結晶シリコン・エピタキシャル領域１４に接触す
る多結晶シリコン層１７が付着される。次に、その多結
晶シリコン層がイオン注入により高濃度にドープされ、
ベース領域２１を画成するために適当なマスクを用いて
異方性の反応性イオン・エツチングが施される。それか
ら、二酸化シリコン層１８及び窒化シリコン層１９が形
成される。次に、第３図に示されている如く、開孔２０
を形成するために、窒化シリコン層１９、酸化シリコン
層１８及び多結晶シリコン層１７が反応性イオン・エツ
チングされる。ベース領域２１が開孔を経てイオン注入
又は拡散されてから、多結晶シリコン層１７等の側壁酸
化の癲き何らかの中間的工程によりベース拡散の場合よ
りも小さ１ζ寸法を有する開孔を経てエミッタ拡散が行
われて、エミッタ領域２２が形成される。それから、多
結晶シリコン層１７を経てべ・−大領域に接点が設けら
れるように、多結晶シリコン層に達する接点開孔２３が
形成される。
従って、多結晶シリコン・ベース・トランジスタを形成
するためには、高濃度にドープされた多結晶シリコン層
が、ベース領域への接点として用いられ、又エミッタが
形成される基板の領域を限定するために用いられる。従
って、エミッタがベース領域上に交叉して延びる、第２
図に示されている従来技術による亜鈴型抵抗構造体が多
結晶シリコン・ベース・トランジスタ構造体とともに用
いられた場合には、エミッタ領域が限定される間に多結
晶シリコンが異方性の反応性イオン・エツチングを施さ
れる結果生じた高濃度にドープされた多結晶シリコンの
側壁によって、内部ベース領域即ち抵抗領域に短絡が生
じて、内部ベース領域の抵抗を正確に決定することが著
しく阻害される。
するためには、高濃度にドープされた多結晶シリコン層
が、ベース領域への接点として用いられ、又エミッタが
形成される基板の領域を限定するために用いられる。従
って、エミッタがベース領域上に交叉して延びる、第２
図に示されている従来技術による亜鈴型抵抗構造体が多
結晶シリコン・ベース・トランジスタ構造体とともに用
いられた場合には、エミッタ領域が限定される間に多結
晶シリコンが異方性の反応性イオン・エツチングを施さ
れる結果生じた高濃度にドープされた多結晶シリコンの
側壁によって、内部ベース領域即ち抵抗領域に短絡が生
じて、内部ベース領域の抵抗を正確に決定することが著
しく阻害される。
換言すれば、多結晶シリコン層中の開孔により限定され
る領域にエミッタが限定されねばならないトランジスタ
製造プロセスに於ては、従来の亜鈴型抵抗構造体を用い
ることができない。本発明は、新規な抵抗構造体によっ
て、従来技術による亜鈴型抵抗構造体に於ける問題を克
服する。
る領域にエミッタが限定されねばならないトランジスタ
製造プロセスに於ては、従来の亜鈴型抵抗構造体を用い
ることができない。本発明は、新規な抵抗構造体によっ
て、従来技術による亜鈴型抵抗構造体に於ける問題を克
服する。
［発明が解決しようとする問題点］
本発明の目的は、多結晶シリコン・ベース・トランジス
タの製造プロセスと適合可能な抵抗構造体を提供するこ
とである。
タの製造プロセスと適合可能な抵抗構造体を提供するこ
とである。
本発明の他の目的は、エミッタ領域の形成に用いられる
多結晶シリコン・ベース接点層中の開孔内に設けられる
、多結晶シリコン・ベース・トランジスタの内部ベース
領域の抵抗率を決定する起めの抵抗構造体を提供するこ
とである。
多結晶シリコン・ベース接点層中の開孔内に設けられる
、多結晶シリコン・ベース・トランジスタの内部ベース
領域の抵抗率を決定する起めの抵抗構造体を提供するこ
とである。
［問題点を解決するための手段］
本発明は、多結晶シリコン・ベース・トランジスタの内
部ベース領域の抵抗率を決定するための抵抗構造体を提
供する。その抵抗構造体は、各々−導電型（例えば、Ｎ
型）の半導体基板の表面から該半導体基板中に成る距離
だけ延びている、中間部分（抵抗領域）により離隔され
た第１及び第２の拡張部分（接点領域）を含む反対導電
型（例えば、Ｐ型）の第１領域（ベース領域）を有する
。
部ベース領域の抵抗率を決定するための抵抗構造体を提
供する。その抵抗構造体は、各々−導電型（例えば、Ｎ
型）の半導体基板の表面から該半導体基板中に成る距離
だけ延びている、中間部分（抵抗領域）により離隔され
た第１及び第２の拡張部分（接点領域）を含む反対導電
型（例えば、Ｐ型）の第１領域（ベース領域）を有する
。
上記抵抗構造体は又、上記半導体基板の表面から上記第
１領域の中間部分及び第２拡張部分中に成る距離だけ延
びている、上記−導電型の第２領域（エミッタ領域）を
有する。上記抵抗構造体は更に、上記半導体基板の表面
から上記第２領域及び該第２領域の下の上記第１領域を
経て延び、上記第１領域の中間部分及び第２拡張部分を
上記第１領域の他の部分から電気的に分離させて、上記
第１領域の上記第１拡張部分と上記第２拡張部分との間
に反対導電型の電気的連続路を形成する、上記−導電型
の第３領域（導通領域）を有する。
１領域の中間部分及び第２拡張部分中に成る距離だけ延
びている、上記−導電型の第２領域（エミッタ領域）を
有する。上記抵抗構造体は更に、上記半導体基板の表面
から上記第２領域及び該第２領域の下の上記第１領域を
経て延び、上記第１領域の中間部分及び第２拡張部分を
上記第１領域の他の部分から電気的に分離させて、上記
第１領域の上記第１拡張部分と上記第２拡張部分との間
に反対導電型の電気的連続路を形成する、上記−導電型
の第３領域（導通領域）を有する。
［実施＠］
次に、第１図及び第４図乃至第６図を参照して、本発明
をその実施例について詳細に呼明する。第４図は、多結
晶シリコン・ベース・トランジスタの内部（イントリン
シック）ベース領域の抵抗率を決定するための本発明に
よる抵抗構造体を示す平面図である。第４図において、
トランジスタの外部（エクストリンシック）ベース領域
に接触す ２るために用いられ且つエミッタを形成する
ためのマスクとして用いられる、ドープされた多結晶シ
リコン層３０の一部が示されている。多結晶シリコン層
３０には、多結晶シリコンの島３２を有する細長い開孔
３１・が設けられている。抵抗構造体は、この開孔内に
、トランジスタの製造と同時に形成される。開孔３１は
、トランジスタのためのエミッタ開孔が多結晶シリコン
層中に形成される工程と同じ工程中に形成される。多結
晶シリコンの島３“２は、抵抗構造体の抵抗値を測定す
るための電流及び／若しくは電圧接点の１つ（内部接点
）として働く。他方の電流及び／若しくは電圧接点（外
部接点）は、第４図に示されていないが、多結晶シ、リ
コン層３０に於ける任意の点でよい。外部接点を設ける
ための１つの簡便な位置は、第４図における汎用領域３
７である。
をその実施例について詳細に呼明する。第４図は、多結
晶シリコン・ベース・トランジスタの内部（イントリン
シック）ベース領域の抵抗率を決定するための本発明に
よる抵抗構造体を示す平面図である。第４図において、
トランジスタの外部（エクストリンシック）ベース領域
に接触す ２るために用いられ且つエミッタを形成する
ためのマスクとして用いられる、ドープされた多結晶シ
リコン層３０の一部が示されている。多結晶シリコン層
３０には、多結晶シリコンの島３２を有する細長い開孔
３１・が設けられている。抵抗構造体は、この開孔内に
、トランジスタの製造と同時に形成される。開孔３１は
、トランジスタのためのエミッタ開孔が多結晶シリコン
層中に形成される工程と同じ工程中に形成される。多結
晶シリコンの島３“２は、抵抗構造体の抵抗値を測定す
るための電流及び／若しくは電圧接点の１つ（内部接点
）として働く。他方の電流及び／若しくは電圧接点（外
部接点）は、第４図に示されていないが、多結晶シ、リ
コン層３０に於ける任意の点でよい。外部接点を設ける
ための１つの簡便な位置は、第４図における汎用領域３
７である。
開孔３１内には１幅の狭い領域である導通拡散領域３３
が設けられており、導通拡散領域３３は開孔の細長い部
分に沿って延びるとともに、多結晶シリコンの島３２を
実質的に包囲している。導通拡散領域３３は、エミッタ
と同一の導電型であり、トランジスタのベース領域とは
反対の導電型である。このように特異な構造を有してい
る導通拡散領域３３の機能は、抵抗値測定中に、内部ベ
ース領域を遮断して、内部接点３２と外部接点３７との
間に於て細長い部分３４に電流を流すことである。導通
拡散領域３３のもう１つの機能は、抵抗率の直接的算出
を可能にする、良好に限定された短形の細長い部分３４
を画成することである。゛導通拡散領域３３が存在して
いなければ、内部接点３２と外部接点３７との間に電流
を供給し、それらの接点間の電圧を測定することによっ
て、部分３４の抵抗値Ｒを決定することができず、その
ような場合には、内部接点と外部接点との間に於けるよ
り短い経路に対応して、第４図において抵抗Ｒ１、Ｒ２
及びＲ５により示されている低抵抗路が存在することに
より生じる電流によって、部分３４がバイパスされてし
まう６ 第４図に示されている構造を有する導通拡散領域３３は
、トランジスタ構造体の能動領域に１は形成されず、抵
抗構造体が形成されるウェハの領域に限定される。しか
しながら、導通拡散領域３３を形成する工程は、抵抗構
造体の製造において更に用いられる処理工程ではなく、
導通拡散領域＠３は、′トランジスタ構造体におけるコ
レクタ接点１６（第３図）の導通領域を形成するために
用いられる同じ工程に於て、同じマスクを用いて、形成
することができる。
が設けられており、導通拡散領域３３は開孔の細長い部
分に沿って延びるとともに、多結晶シリコンの島３２を
実質的に包囲している。導通拡散領域３３は、エミッタ
と同一の導電型であり、トランジスタのベース領域とは
反対の導電型である。このように特異な構造を有してい
る導通拡散領域３３の機能は、抵抗値測定中に、内部ベ
ース領域を遮断して、内部接点３２と外部接点３７との
間に於て細長い部分３４に電流を流すことである。導通
拡散領域３３のもう１つの機能は、抵抗率の直接的算出
を可能にする、良好に限定された短形の細長い部分３４
を画成することである。゛導通拡散領域３３が存在して
いなければ、内部接点３２と外部接点３７との間に電流
を供給し、それらの接点間の電圧を測定することによっ
て、部分３４の抵抗値Ｒを決定することができず、その
ような場合には、内部接点と外部接点との間に於けるよ
り短い経路に対応して、第４図において抵抗Ｒ１、Ｒ２
及びＲ５により示されている低抵抗路が存在することに
より生じる電流によって、部分３４がバイパスされてし
まう６ 第４図に示されている構造を有する導通拡散領域３３は
、トランジスタ構造体の能動領域に１は形成されず、抵
抗構造体が形成されるウェハの領域に限定される。しか
しながら、導通拡散領域３３を形成する工程は、抵抗構
造体の製造において更に用いられる処理工程ではなく、
導通拡散領域＠３は、′トランジスタ構造体におけるコ
レクタ接点１６（第３図）の導通領域を形成するために
用いられる同じ工程に於て、同じマスクを用いて、形成
することができる。
第５図に示されている如く、−抗構造体の幅Ｗは、導通
拡散領域３３の２つの部分３３Ａと３３Ｂとの間の間隔
であり、長さＬは、外部ベース領域上に於ける多結晶シ
リコンの内部接点と外部接点との間の距離である。
拡散領域３３の２つの部分３３Ａと３３Ｂとの間の間隔
であり、長さＬは、外部ベース領域上に於ける多結晶シ
リコンの内部接点と外部接点との間の距離である。
第５図は、本発明による抵抗構造体を形成すめために用
いられる種々の重要なマスクを示している平面図である
。サブコレクタ領域及び分離領域を形成する間に用いら
れるマスクの如きマスクは第５図に示されていない。第
５図に於て、マスクＡは、第１図及び第６図に於て示さ
れている埋設酸化物分離領域３５を形成するために用い
られる、埋設酸化物分離領域用マスクである６マスクＢ
は、エミッタ領域を形成するために用いられた不純物り
冊−Ｊｌ １！３１辺不純物を基板中にイオン注入又は
拡散することにより導通拡散領域３３（第４図及び第６
図）を形成するために用いられる、導通拡散領域用マス
クである。マスクＣは、多結晶シリコンが単結晶シリコ
ンに接触する、単結晶シリコン基板の領域を限定するマ
スクである。このマスクは、全ての接点を含む抵抗を限
定する。マスクＤは、多結晶シリコン層の外形を限定す
るために用いられる。換言すれば、マスクＤは、後に多
結晶シリコン層に金属接点が設けられる領域を含む、内
部ベース及び外部ベースの領域における多結晶シリコン
層の形状を限定する。マスクＤは又、内部ベース領域の
抵抗の測定中に用いられる電圧アーム３６を限定する。
いられる種々の重要なマスクを示している平面図である
。サブコレクタ領域及び分離領域を形成する間に用いら
れるマスクの如きマスクは第５図に示されていない。第
５図に於て、マスクＡは、第１図及び第６図に於て示さ
れている埋設酸化物分離領域３５を形成するために用い
られる、埋設酸化物分離領域用マスクである６マスクＢ
は、エミッタ領域を形成するために用いられた不純物り
冊−Ｊｌ １！３１辺不純物を基板中にイオン注入又は
拡散することにより導通拡散領域３３（第４図及び第６
図）を形成するために用いられる、導通拡散領域用マス
クである。マスクＣは、多結晶シリコンが単結晶シリコ
ンに接触する、単結晶シリコン基板の領域を限定するマ
スクである。このマスクは、全ての接点を含む抵抗を限
定する。マスクＤは、多結晶シリコン層の外形を限定す
るために用いられる。換言すれば、マスクＤは、後に多
結晶シリコン層に金属接点が設けられる領域を含む、内
部ベース及び外部ベースの領域における多結晶シリコン
層の形状を限定する。マスクＤは又、内部ベース領域の
抵抗の測定中に用いられる電圧アーム３６を限定する。
マスクＥは、１−ランジスタの内部ベース、及びエミッ
タ領域並びに外部ベース領域と接触する多結晶シリコン
の島３２（第４図）を形成するために用いられる、多結
晶シリコン層中の開孔３１（第４図）を限定する。換言
す ７れば、マスクＥは、内部ベース及びエミッタ領域
に相当する部分と、多結晶シリコンの島３２を包囲する
環状部分とを反応性イオン・エツチングにより除くため
に用いられる。こめ矩形の開孔及び環状部分を経て、内
部ベース及びエミッタ領域が基板中にイオン注入又は拡
散される。マスクＦは、接点のために多結晶シリコン層
が露出されるように、多結晶シリコン層上の種々の絶縁
層中に開孔を形成するために用いられるマスクである。
タ領域並びに外部ベース領域と接触する多結晶シリコン
の島３２（第４図）を形成するために用いられる、多結
晶シリコン層中の開孔３１（第４図）を限定する。換言
す ７れば、マスクＥは、内部ベース及びエミッタ領域
に相当する部分と、多結晶シリコンの島３２を包囲する
環状部分とを反応性イオン・エツチングにより除くため
に用いられる。こめ矩形の開孔及び環状部分を経て、内
部ベース及びエミッタ領域が基板中にイオン注入又は拡
散される。マスクＦは、接点のために多結晶シリコン層
が露出されるように、多結晶シリコン層上の種々の絶縁
層中に開孔を形成するために用いられるマスクである。
マスクＧは１例えば、マスクＦにより形成された開孔中
に金属接点を形成するために用いられる。
に金属接点を形成するために用いられる。
第６図は、第５図に示されているマスクのセットを用い
て形成される、本発明による抵抗構造体を示す縦断面図
である。その抵抗構造体は、好ましくは１０乃至２０Ω
個の抵抗率を有する、Ｐ型車結晶シリコン半導体基板４
０を含む。上記基板上に、Ｎ型サブコレクタ領域４１、
厚さ約１．２乃至２．０μｍのＮ−型単結晶シリコン・
エピタキシャル領域４２．及び埋設酸化物分離領域３５
が設けられている。エピタキシャル領域４２上には、内
部ベース領域４３と、各々内部ベース領域及び外部ベー
ス領域の組合せである内部／外部づ一ス領域４４とより
成る、ベース拡散領域が形成されている。この抵抗構造
体の主な機能は、内部ベース領域４３の抵抗値を測定す
ることである。
て形成される、本発明による抵抗構造体を示す縦断面図
である。その抵抗構造体は、好ましくは１０乃至２０Ω
個の抵抗率を有する、Ｐ型車結晶シリコン半導体基板４
０を含む。上記基板上に、Ｎ型サブコレクタ領域４１、
厚さ約１．２乃至２．０μｍのＮ−型単結晶シリコン・
エピタキシャル領域４２．及び埋設酸化物分離領域３５
が設けられている。エピタキシャル領域４２上には、内
部ベース領域４３と、各々内部ベース領域及び外部ベー
ス領域の組合せである内部／外部づ一ス領域４４とより
成る、ベース拡散領域が形成されている。この抵抗構造
体の主な機能は、内部ベース領域４３の抵抗値を測定す
ることである。
ベース拡散領域４３及び４４は、Ｐ型である。この゛Ｐ
型ベース拡散領域上には、内部ベース領域４３及び内部
／外部ベース領域４４の全体と同一の広がりを有する、
Ｎ型エミッタ拡散領域４５が設けられている。上記抵抗
構造体は、エミッタ拡散領域４５から、ベース拡散領域
４３及び４４並びにエピタキシャル領域４２を経て、サ
ブコレクタ領域４１中に延びる、Ｎ型導通拡散領域の部
分３３Ａ及び３３Ｂを含む。導通拡散領域の部分３３Ａ
及び；Ｘ３Ｂは、内部ベース領域４３を内部／外部ベー
ス領域４４から電気的に分離している。第６図に示され
ている抵抗構造体は又、内部／外部ベース部分４４に接
触する、Ｐ型単結晶シリコン層３０の部分３８を含む。
型ベース拡散領域上には、内部ベース領域４３及び内部
／外部ベース領域４４の全体と同一の広がりを有する、
Ｎ型エミッタ拡散領域４５が設けられている。上記抵抗
構造体は、エミッタ拡散領域４５から、ベース拡散領域
４３及び４４並びにエピタキシャル領域４２を経て、サ
ブコレクタ領域４１中に延びる、Ｎ型導通拡散領域の部
分３３Ａ及び３３Ｂを含む。導通拡散領域の部分３３Ａ
及び；Ｘ３Ｂは、内部ベース領域４３を内部／外部ベー
ス領域４４から電気的に分離している。第６図に示され
ている抵抗構造体は又、内部／外部ベース部分４４に接
触する、Ｐ型単結晶シリコン層３０の部分３８を含む。
多結晶シリコン層３０の部分３８上には、二酸化シリコ
ン層４６及び窒化シリコン層４７が設けられている。又
、第６図に於て、Ｐ型拡散領域４８が、内部／外部ベー
ス領域４４と一体的に形成されている。
ン層４６及び窒化シリコン層４７が設けられている。又
、第６図に於て、Ｐ型拡散領域４８が、内部／外部ベー
ス領域４４と一体的に形成されている。
第１図は、第５図の抵抗構造体を線１−１に於て示すも
う１つの縦断面図である。第゛５図と第１図との間の対
応関係を示すために、抵抗構造体の各素子を限定する種
々のマスクが第１図に於ても示されている。第１図に於
て、金属層４９及び５０が、各々多結晶シリコン層３０
の部分即ち外部接点３７及び多結晶シリコンの島即ち内
部接点３２に電気的に接触している。金属接点５１がエ
ミッタ領域４５に設けられている。第１図は又、多結晶
シリコンの島３２を外側の多結晶シリコン層３０の部分
３９から電気的に分離させている、導通拡散領域の部分
３３Ｇを示している。
う１つの縦断面図である。第゛５図と第１図との間の対
応関係を示すために、抵抗構造体の各素子を限定する種
々のマスクが第１図に於ても示されている。第１図に於
て、金属層４９及び５０が、各々多結晶シリコン層３０
の部分即ち外部接点３７及び多結晶シリコンの島即ち内
部接点３２に電気的に接触している。金属接点５１がエ
ミッタ領域４５に設けられている。第１図は又、多結晶
シリコンの島３２を外側の多結晶シリコン層３０の部分
３９から電気的に分離させている、導通拡散領域の部分
３３Ｇを示している。
内部ベース領域４３の抵抗値を測定するために、従来の
４点技法を用いることができる。内部多結晶シリコン・
ベース接点３２及び外部多結晶シリコン・ベース接点３
７を各々電流源に接続することにより、既知量の電流が
内部ベース領域４３を経て流される。部分３３Ａ、３３
Ｂ及び３３Ｇより成る導通拡散領域３３が、ベース拡散
領域の内側の細長い部分３４を外側の部分３８及び３９
から電気的に分離させる溝として効果的に働くので、電
流は内側の細長イ部分３４に流れる。内側の部分３４の
抵抗値Ｒは、内部接点３２と電圧アーム３６との間にお
ける電位差Ｖを測定して、式Ｒ＝Ｖ／Ｉを用いることに
よって、決定される。その抵抗値が解れば、内部ベース
領域４３の抵抗率は、その細長い部分の幅Ｗ及び長さＬ
を用いて、算出することができる。
４点技法を用いることができる。内部多結晶シリコン・
ベース接点３２及び外部多結晶シリコン・ベース接点３
７を各々電流源に接続することにより、既知量の電流が
内部ベース領域４３を経て流される。部分３３Ａ、３３
Ｂ及び３３Ｇより成る導通拡散領域３３が、ベース拡散
領域の内側の細長い部分３４を外側の部分３８及び３９
から電気的に分離させる溝として効果的に働くので、電
流は内側の細長イ部分３４に流れる。内側の部分３４の
抵抗値Ｒは、内部接点３２と電圧アーム３６との間にお
ける電位差Ｖを測定して、式Ｒ＝Ｖ／Ｉを用いることに
よって、決定される。その抵抗値が解れば、内部ベース
領域４３の抵抗率は、その細長い部分の幅Ｗ及び長さＬ
を用いて、算出することができる。
以上において、多結晶シリコン・ベース・トランジスタ
構造体の内部ベース領域の抵抗率の決定を可能にする、
抵抗構造体について述べた。その抵抗構造体は、エミッ
タが多結晶シリコン・ベース接点中の開孔内に限定され
ることを必要とする、全ての多結晶シリコン・ベース・
１ランジスタの製造方法において用いられるために適し
ている。
構造体の内部ベース領域の抵抗率の決定を可能にする、
抵抗構造体について述べた。その抵抗構造体は、エミッ
タが多結晶シリコン・ベース接点中の開孔内に限定され
ることを必要とする、全ての多結晶シリコン・ベース・
１ランジスタの製造方法において用いられるために適し
ている。
テスト用抵抗構造体が必要とされる場合には、トランジ
スタの製造に用パられるものと同一の７ス ：、り・セ
ット及び同一の処理工程を用いて、本発明による抵抗構
造体が形成される。
スタの製造に用パられるものと同一の７ス ：、り・セ
ット及び同一の処理工程を用いて、本発明による抵抗構
造体が形成される。
本発明による抵抗構造体は、幾つかの利点を有している
。この抵抗構造体は、多結晶シリコン・ベース・トラン
ジスタの処理パラメータの系統的及び正確な監視及び制
御を可能にし、より好良なデバイスのモデリングを可能
にし、インライン・テスト・コスト又はターン・アラウ
ンド・タイムを要さずに、トランジスタ製造の初期の段
階に於ける抵抗率の測定を可能にする。又、この抵抗構
造体は、処理のバイアス、ロット毎の変動、及び全体的
な像の許容誤差について、グラウンド・ルールの仕様よ
りも正確な知識を得るための統計的分析を行うために用
いられる。データを提供する。
。この抵抗構造体は、多結晶シリコン・ベース・トラン
ジスタの処理パラメータの系統的及び正確な監視及び制
御を可能にし、より好良なデバイスのモデリングを可能
にし、インライン・テスト・コスト又はターン・アラウ
ンド・タイムを要さずに、トランジスタ製造の初期の段
階に於ける抵抗率の測定を可能にする。又、この抵抗構
造体は、処理のバイアス、ロット毎の変動、及び全体的
な像の許容誤差について、グラウンド・ルールの仕様よ
りも正確な知識を得るための統計的分析を行うために用
いられる。データを提供する。
以上に於ては１本発明による抵抗構造体は、多結晶シリ
コン・ベース・トランジスタの製造プロセスを監視する
ためのテスト用抵抗構造体として用いられたが、その用
途に限定されることはなく、集積回路の種々の能動及び
受動素子と結合されるための抵抗それ自体として用いら
れることも可能である。
コン・ベース・トランジスタの製造プロセスを監視する
ためのテスト用抵抗構造体として用いられたが、その用
途に限定されることはなく、集積回路の種々の能動及び
受動素子と結合されるための抵抗それ自体として用いら
れることも可能である。
［発明の効果］
本発明によれば、多結晶シリコン・ベース・トランジス
タの製造方法と適合可能な抵抗構造体が得られる。
タの製造方法と適合可能な抵抗構造体が得られる。
第１図は本発明により抵抗構造体を第５図の線１−１に
於て示す縦断面図であり、第２図は多結晶シリコン・ベ
ースを用いていないトランジスタのベースの抵抗率をテ
ストするための従来技術による亜鈴型抵抗構造体を示す
平面図であり、第３図は従来の多結晶シリコン・ベース
・トランジスタ構造体の重要な素子を示す縦断面図であ
り、第５図は多結晶シリコン層に接点開孔が形成されて
金属接点を設けられる前の本発明による抵抗構造体を示
す平面図であり、第４図は抵抗構造体の製造に於て用い
られる種々のマスク・レベルを含む本発明による抵抗構
造体を示す平面図であり、第６図は第５図の線６−６に
於る摩断面図である。 １．２１・・・・ベース領域、２．２２．４５・・・・
エミッタ領域、３．４３・・・・内部ベース領域、４、
５・・・・外部ベース領域、６．７・・・・パッド、８
．９・・・・感知アーム、１０・・・・多結晶シリコン
・ベース・トランジスタ構造体、１１．４０・・・・単
結晶シリコン半導体基板、１２．４１・・・・サブコレ
クタ領域、１３・・・・分離領域、１４．４２・・・・
単結晶シリコン。エピタキシャル領域、１５．３５・・
・・埋設酸化物分離領域、１６・・・・コレクタ接点（
導通領域）、１７．３０・・・・多結晶シリコン層、１
８．４６・・・・二酸化シリコン層、１９．４７・・・
・窒化シリコン層、２０・・・・開孔、２３・・・・接
点開孔、３１・・・・細長い開孔、３２・・・・多結晶
シリコンの島（内部接点）、３３・・・・導通拡散領域
、３３Ａ、３３Ｂ、３３Ｇ・・・・導通拡散領域の部分
、３４・・・・細長い部分、３６・・・・電圧アーム、
３７多結晶シリコン層３０の部分即ち・・・・汎用領域
（外部接点）、３８．３９・・・・多結晶シリコン層３
０の部分、４４・・・・内部／外部ベース領域、４８・
・・・拡散領域４９．５０・・・・金属層、５１・・・
・金属接点。 第１図
於て示す縦断面図であり、第２図は多結晶シリコン・ベ
ースを用いていないトランジスタのベースの抵抗率をテ
ストするための従来技術による亜鈴型抵抗構造体を示す
平面図であり、第３図は従来の多結晶シリコン・ベース
・トランジスタ構造体の重要な素子を示す縦断面図であ
り、第５図は多結晶シリコン層に接点開孔が形成されて
金属接点を設けられる前の本発明による抵抗構造体を示
す平面図であり、第４図は抵抗構造体の製造に於て用い
られる種々のマスク・レベルを含む本発明による抵抗構
造体を示す平面図であり、第６図は第５図の線６−６に
於る摩断面図である。 １．２１・・・・ベース領域、２．２２．４５・・・・
エミッタ領域、３．４３・・・・内部ベース領域、４、
５・・・・外部ベース領域、６．７・・・・パッド、８
．９・・・・感知アーム、１０・・・・多結晶シリコン
・ベース・トランジスタ構造体、１１．４０・・・・単
結晶シリコン半導体基板、１２．４１・・・・サブコレ
クタ領域、１３・・・・分離領域、１４．４２・・・・
単結晶シリコン。エピタキシャル領域、１５．３５・・
・・埋設酸化物分離領域、１６・・・・コレクタ接点（
導通領域）、１７．３０・・・・多結晶シリコン層、１
８．４６・・・・二酸化シリコン層、１９．４７・・・
・窒化シリコン層、２０・・・・開孔、２３・・・・接
点開孔、３１・・・・細長い開孔、３２・・・・多結晶
シリコンの島（内部接点）、３３・・・・導通拡散領域
、３３Ａ、３３Ｂ、３３Ｇ・・・・導通拡散領域の部分
、３４・・・・細長い部分、３６・・・・電圧アーム、
３７多結晶シリコン層３０の部分即ち・・・・汎用領域
（外部接点）、３８．３９・・・・多結晶シリコン層３
０の部分、４４・・・・内部／外部ベース領域、４８・
・・・拡散領域４９．５０・・・・金属層、５１・・・
・金属接点。 第１図
Claims (1)
- 【特許請求の範囲】 各々−導電型の半導体基板の表面から該半導体基板中に
成る距離だけ延びている、中間部分により離隔された第
１及び第２の拡張部分を含む、反対導電型の第１領域と
、 上記半導体基板の表面から上記第１領域の中間部分及び
第２拡張部分中に成る距離だけ延びている、上記−導電
型の領域と、 上記半導°体基板の表面から上記第２領域及び該第２領
域の下の上記第１領域を経て延び、上記第１領域の中間
部分及び第２拡張部分を上記第１領域の他の部分から電
気的に分離させて、上記第１、領域の上記第１拡張部分
と上記第２拡張部分との簡に反対導電型の電気的連続路
を形成する、上記−導電型の第３領域とを有する。 抵抗構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US566597 | 1983-12-29 | ||
| US06/566,597 US4595944A (en) | 1983-12-29 | 1983-12-29 | Resistor structure for transistor having polysilicon base contacts |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60147154A true JPS60147154A (ja) | 1985-08-03 |
| JPH0531307B2 JPH0531307B2 (ja) | 1993-05-12 |
Family
ID=24263557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171661A Granted JPS60147154A (ja) | 1983-12-29 | 1984-08-20 | 抵抗構造体 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4595944A (ja) |
| EP (1) | EP0150307B1 (ja) |
| JP (1) | JPS60147154A (ja) |
| DE (1) | DE3476943D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868631A (en) * | 1985-11-18 | 1989-09-19 | Texas Instruments Incorporated | Bipolar transistor with shallow junctions and capable of high packing density |
| US4799099A (en) * | 1986-01-30 | 1989-01-17 | Texas Instruments Incorporated | Bipolar transistor in isolation well with angled corners |
| US5001538A (en) * | 1988-12-28 | 1991-03-19 | Synergy Semiconductor Corporation | Bipolar sinker structure and process for forming same |
| US5214657A (en) * | 1990-09-21 | 1993-05-25 | Micron Technology, Inc. | Method for fabricating wafer-scale integration wafers and method for utilizing defective wafer-scale integration wafers |
| US8563387B2 (en) * | 2010-09-22 | 2013-10-22 | Infineon Technologies Ag | Transistor and method of manufacturing a transistor |
| US9383404B2 (en) | 2014-12-05 | 2016-07-05 | Globalfoundries Inc. | High resistivity substrate final resistance test structure |
| CN109309079B (zh) * | 2018-09-18 | 2020-05-05 | 成都迈斯派尔半导体有限公司 | 半导体测试结构、制造方法及方块电阻测量方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028793A (ja) * | 1973-07-13 | 1975-03-24 | ||
| JPS55132053A (en) * | 1979-03-31 | 1980-10-14 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3404321A (en) * | 1963-01-29 | 1968-10-01 | Nippon Electric Co | Transistor body enclosing a submerged integrated resistor |
| US3335340A (en) * | 1964-02-24 | 1967-08-08 | Ibm | Combined transistor and testing structures and fabrication thereof |
| US3465213A (en) * | 1966-06-20 | 1969-09-02 | Frances B Hugle | Self-compensating structure for limiting base drive current in transistors |
| US4463369A (en) * | 1981-06-15 | 1984-07-31 | Rca | Integrated circuit overload protection device |
-
1983
- 1983-12-29 US US06/566,597 patent/US4595944A/en not_active Expired - Fee Related
-
1984
- 1984-08-20 JP JP59171661A patent/JPS60147154A/ja active Granted
- 1984-11-23 EP EP84114121A patent/EP0150307B1/en not_active Expired
- 1984-11-23 DE DE8484114121T patent/DE3476943D1/de not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028793A (ja) * | 1973-07-13 | 1975-03-24 | ||
| JPS55132053A (en) * | 1979-03-31 | 1980-10-14 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0150307A3 (en) | 1985-10-02 |
| JPH0531307B2 (ja) | 1993-05-12 |
| EP0150307A2 (en) | 1985-08-07 |
| EP0150307B1 (en) | 1989-03-01 |
| DE3476943D1 (en) | 1989-04-06 |
| US4595944A (en) | 1986-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4197632A (en) | Semiconductor device | |
| US4283733A (en) | Semiconductor integrated circuit device including element for monitoring characteristics of the device | |
| JPS60147154A (ja) | 抵抗構造体 | |
| JPH0645618A (ja) | 半導体装置の製造方法 | |
| JPH0775260B2 (ja) | 半導体装置 | |
| JP2721607B2 (ja) | 半導体装置及びその製造方法 | |
| JPS5871655A (ja) | 半導体装置 | |
| US4996580A (en) | Bipolar semiconductor device | |
| JPH0366815B2 (ja) | ||
| JP3116356B2 (ja) | 半導体装置 | |
| JP3351100B2 (ja) | 半導体装置の製造方法 | |
| JPS61269324A (ja) | 半導体装置 | |
| JPS59121966A (ja) | 半導体装置の製造方法 | |
| JPS5946098B2 (ja) | 半導体装置の製造方法 | |
| JP3501101B2 (ja) | 半導体装置の評価方法及びこの評価方法を用いた半導体装置の製造方法 | |
| JPS6356956A (ja) | 半導体装置の製造方法 | |
| JPS6110251A (ja) | 半導体装置 | |
| JPS61181140A (ja) | 半導体装置および製造方法 | |
| JPS61239663A (ja) | 特性測定用検査素子 | |
| JPH0466101B2 (ja) | ||
| JPS61108162A (ja) | 半導体装置およびその製造方法 | |
| JPH10116995A (ja) | 半導体装置の製造方法 | |
| JPH098146A (ja) | 半導体装置及びその製造方法 | |
| JPH02218145A (ja) | 半導体装置のモニタ方法 | |
| JPH11214457A (ja) | エピタキシャル膜の検査素子及びその製造方法 |