CN109309079B - 半导体测试结构、制造方法及方块电阻测量方法 - Google Patents

Abstract

本发明提供了一种半导体测试结构、制造方法及方块电阻测量方法，涉及半导体技术领域。通过在衬底上形成第一掺杂层和第二掺杂层，在第一掺杂层和第二掺杂层以外的衬底中制作形成第一电极，在第一掺杂层和第二掺杂层内形成第二电极，并在第一电极和第二电极之间形成第三电极。在进行方块电阻测量时，通过第一电极和第二电极施加测试电流，通过第三电极施加偏置电压，第三电极在适当偏压下将沟道反型，将第一掺杂层和第三掺杂层连通，根据不同掺杂层的导电类型，合理设置电流流向，使第一掺杂层与第二掺杂层之间PN结在测试中处于零偏或轻微反偏。第二掺杂层在测量中处于旁路状态，实现对第一掺杂层方块电阻独立测量，提高方块电阻测量精度。

Description

半导体测试结构、制造方法及方块电阻测量方法

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种半导体测试结构、制造方法及方块电阻测量方法。

背景技术

在集成电路和器件制造中，方块电阻测量被广泛应用于对特定掺杂层进行在线监控，以甄别可能的工艺波动。例如通过对特定掺杂层进行方块电阻测量，以监控离子注入窗口大小、离子注入剂量或能量、扩散温度、注入时间等等，从而保障最终器件和电路的正常电特性、参数的一致性和稳定性、以及器件和电路的可靠性。现有的方块电阻测量方法局限性很大，例如，在对某些器件进行测试时，如果测试结构的电极与多层掺杂层连接，那么多层掺杂层就形成了并联，无法单独测试其中一层掺杂层的方块电阻，导致测试结果不准确。

发明内容

有鉴于此，本发明提供了一种半导体测试结构、制造方法及方块电阻测量方法。

本发明提供的技术方案如下：

一种半导体测试结构，包括：

衬底；

位于所述衬底内的第一掺杂层和第二掺杂层，所述第一掺杂层位于所述第二掺杂层内，所述衬底除所述第一掺杂层和第二掺杂层之外的区域形成第三掺杂层，其中，所述第一掺杂层与所述第三掺杂层的导电类型相同，所述第二掺杂层与所述第三掺杂层的导电类型相反；

基于所述衬底制作形成的第一电极和第二电极，所述第一电极从所述衬底一侧延伸至所述衬底内部未与所述第一掺杂层和第二掺杂层接触；所述第二电极从所述第一掺杂层的一侧延伸至所述第二掺杂层，所述第二掺杂层位于所述第一掺杂层和第三掺杂层之间的区域表面形成位于第一电极和第二电极之间的沟道区；

第三电极，所述第三电极设置在所述第一电极和第二电极之间覆盖于所述沟道区之上。

进一步地，该半导体测试结构还包括：

基于所述衬底制作于所述第三电极与所述衬底之间的第一绝缘层。

进一步地，该半导体测试结构还包括：

基于所述衬底制作并覆盖于该衬底、所述第一掺杂层、第二掺杂层以及第三电极之上的第二绝缘层。

进一步地，所述衬底与所述第一电极接触的位置处掺杂有N型杂质或P型杂质，形成第一重掺杂区。

进一步地，所述第三电极向靠近所述第一电极的方向延伸至所述第一重掺杂区的上方与该第一重掺杂区部分重叠。

进一步地，所述第一掺杂层与所述第二电极接触的位置处掺杂有N型杂质或P型杂质，形成第二重掺杂区。

进一步地，所述第一掺杂层掺杂有N型杂质，所述第二掺杂层掺杂有P型杂质，所述第三掺杂层掺杂有N型杂质。

本发明还提供了一种半导体测试结构的制造方法，包括：

提供一掺杂的衬底；

从所述衬底的一侧向该衬底进行掺杂处理形成位于该衬底内的第二掺杂层、以及向该第二掺杂层进行再次掺杂形成位于该第二掺杂层内的第一掺杂层，使衬底除第一掺杂层和第二掺杂层之外的部分形成第三掺杂层；

在所述衬底一侧制作位于所述第一掺杂层和第二掺杂层之外的第一电极槽，以及从所述第一掺杂层的一侧制作延伸至所述第二掺杂层的第二电极槽；

分别在所述第一电极槽以及第二电极槽内填充电极材料，形成第一电极和第二电极；所述第一电极延伸至所述衬底内部未与所述第一掺杂层和第二掺杂层接触，所述第二电极从所述第一掺杂层的一侧延伸至所述第二掺杂层；所述第二掺杂层位于所述第一掺杂层和第三掺杂层之间的区域表面形成位于第一电极和第二电极之间的沟道区；及

在所述第一电极和第二电极之间制作第三电极，所述第三电极设置在所述第一电极和第二电极之间覆盖于所述沟道区之上。

进一步地，在所述第一电极和第二电极之间制作第三电极的步骤之前，该制造方法还包括：

基于所述衬底与所述沟道区对应的位置制作绝缘材料，形成第一绝缘层；

在所述第一电极和第二电极之间制作第三电极的步骤包括：

在所述第一绝缘层远离所述衬底一侧制作所述第三电极。

进一步地，该制造方法还包括：

基于所述衬底制作并覆盖于该衬底、所述第一掺杂层、第二掺杂层以及第三电极之上的绝缘材料，形成第二绝缘层。

本发明还提供了一种方块电阻测量方法，应用于上述半导体测试结构，该测量方法包括：

将所述第一电极、第二电极与测试电流源连接，所述第三电极与偏置电流源连接，所述衬底与所述第二电极短接；

测量所述第一电极和第三电极之间的第一电压，以及所述第二电极和第三电极之间的第二电压；

根据所述第一电压、第二电压、计算得到所述第一掺杂层的方块电阻。

综上所述，本申请实施例中的半导体测试结构通过在衬底上形成第一掺杂层和第二掺杂层，并在第一掺杂层和第二掺杂层以外的衬底中制作形成第一电极，在第一掺杂层和第二掺杂层内形成第二电极，并在第一电极和第二电极之间形成第三电极。第三电极覆盖第二掺杂层中形成的沟道区，在进行方块电阻测量时，可以通过第一电极和第二电极施加测试电流，并可以通过第三电极施加偏置电压。这样的结构第三电极可以在适当的偏压下将沟道反型，将第一掺杂层和第三掺杂层连通，根据不同掺杂层的导电类型，合理设置电流流向，使第一掺杂层与第二掺杂层之间的PN结处于零偏或轻微反偏的状态。这样，第二掺杂层在方块电阻测量中处于旁路状态，从而可以实现对第一掺杂层中方块电阻的独立测量。同时，该半导体测试结构在测试中，可以消除测试结构的寄生电阻、系统的寄生电阻、探针与金属层的接触电阻、以及接触区或开尔文连接处对方块电阻区的影响，提高方块电阻测量的精度。该半导体测试结构可以在众多器件制作工艺中形成，应用范围广。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为现有技术中一种半导体测试结构的示意图。

图2为现有技术中另一种半导体测试结构的示意图。

图3为现有技术中一种开尔文连接方法的示意图。

图4为现有技术中另一种开尔文连接方法的示意图。

图5为本发明实施例提供的一种半导体测试结构的示意图。

图6至图8为本发明实施例提供的一种半导体测试结构的另一示意图。

图9为本发明实施例提供的一种半导体测试结构中设置第一重掺杂区和第二重掺杂区的示意图。

图10为本发明实施例提供的一种半导体测试结构中设置第一重掺杂区和第二重掺杂区的另一示意图。

图11为本发明实施例提供的一种半导体测试结构中设置第一重掺杂区和第二重掺杂区的又一示意图。

图12为本发明实施例提供的一种半导体测试结构中设置第一重掺杂区和第二重掺杂区的再一示意图。

图13为本发明实施例提供的一种半导体测试结构中仅设置第二重掺杂区的示意图。

图14为本发明实施例提供的一种半导体测试结构中仅设置第二重掺杂区的另一示意图。

图15为本发明实施例提供的一种半导体测试结构中仅设置第二重掺杂区的又一示意图。

图16为本发明实施例提供的一种半导体测试结构中仅设置第二重掺杂区的再一示意图。

图17为本发明实施例提供的一种半导体测试结构中第三电极与第一重掺杂区重叠的示意图。

图18为本发明实施例提供的一种半导体测试结构中第三电极与第一重掺杂区重叠的另一示意图。

图19为本发明实施例提供的一种半导体测试结构中第三电极与第一重掺杂区重叠的又一示意图。

图20为本发明实施例提供的一种半导体测试结构中第三电极与第一重掺杂区重叠的再一示意图。

图21为本发明实施例提供的一种半导体测试结构的等效电路图。

图22为本发明实施例提供的一种半导体测试结构的制造方法的流程示意图。

图23为本发明实施例提供的一种方块电阻测量方法的流程示意图。

图24为本发明实施例提供的一种方块电阻测量方法中开尔文连接的示意图。

图标：10-半导体测试结构；100，201-衬底；101，203-第一掺杂层；102，202-第二掺杂层；121-沟道区；103-第三掺杂层；104-第一电极；105-第二电极；106-第三电极；107-第一绝缘层；108-第二绝缘层；109-第一重掺杂区；110-第二重掺杂区。

具体实施方式

下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本发明的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

如图1所示，在某些器件中，衬底201上进行掺杂形成第一掺杂层203和第二掺杂层202，待测的第一掺杂层203被导电类型相反的第二掺杂层202所包围。衬底201上制作有二氧化硅层。在对这样的器件进行方块电阻测量时，可以通过适当设置偏置电压，使第一掺杂层203与第二掺杂层202之间的PN结处于反偏，即电学上隔离。测试电极的接触孔下表面与待测的第一掺杂层203(或其欧姆接触区)上表面接触。在进行方块电阻测量时，测试电路可以采用开尔文连接，从而可以消除测试系统的寄生电阻、探针与金属层的接触电阻等。

另外，如图2所示，在另外的一些器件结构中，电极结构会采用深槽接触孔技术。接触孔会向下延伸穿过第一掺杂层203，并进入第二掺杂层202。在此情况下，接触孔的侧壁与第一掺杂层203相接触，其侧壁和下表面与第二掺杂层202相接触。测试电极可以设置在接触孔内，由于第一掺杂层203与第二掺杂层202在两个电极S1、S3之间并联，因此第一掺杂层203的方块电阻是无法被独立地测试的。在某些典型的器件结构中，例如功率MOS器件中，接触孔会刻蚀到N+源区以下，并进入P+体区，通过采用这样的结构，可以提高器件在非钳位电感性负载(UIS，Unclamped Inductive Switching)下的雪崩耐量，增强器件的坚固性。

在对上述的器件结构进行方块电阻测量时，可以采用如图3或图4所示的开尔文连接方法，但仍然是无法独立测量第一掺杂层203的方块电阻。同时，由于接触孔贯穿了多层掺杂层，测量时也无法消除接触区或开尔文连接处对方块电阻区的影响。

为解决上述问题，本申请实施例提供了一种半导体测试结构10，如图5所示，包括衬底100、第一电极104、第二电极105和第三电极106。

详细的，衬底100的材料可以根据实际需要选择，本申请实施例对其并不做出限制。

在制作半导体测试结构10时，可以对衬底100进行掺杂处理，形成基于所述衬底100制作的第一掺杂层101和第二掺杂层102，所述第一掺杂层101位于所述第二掺杂层102内。通过改变掺杂的杂质，可以使衬底100的不同区域具有不同的导电类型。在本申请实施例中，所述第二掺杂层102与所述第一掺杂层101的导电类型相反，所述衬底100除所述第一掺杂层101和第二掺杂层102之外的区域形成第三掺杂层103，所述第三掺杂层103的导电类型与所述第一掺杂层101的导电类型相同。

第一电极104和第二电极105基于所述衬底100制作形成，所述第一电极104从所述衬底100一侧延伸至所述衬底100内部未与所述第一掺杂层101和第二掺杂层102接触；所述第二电极105从所述第一掺杂层101的一侧延伸至所述第二掺杂层102，所述第二掺杂层102位于所述第一掺杂层101和第三掺杂层103之间的区域表面形成位于第一电极104和第二电极105之间的沟道区121。

所述第三电极106设置在所述第一电极104和第二电极105之间覆盖于所述沟道区121之上。在本申请实施例中，第一电极104和第二电极105可以采用金属材料制作，第三电极106可以采用多晶硅材料制作。本申请实施例并不限制第一电极104、第二电极105和第三电极106的具体材料。

在一种具体实施方式中，如图5和图6所示，第三电极106和衬底100之间还制作有第一绝缘层107，第一绝缘层107可以采用二氧化硅或其他绝缘材料。通过第一绝缘层107实现栅极与衬底100之间的绝缘，可以理解的是，第一绝缘层107可以仅设置在第三电极106与衬底100之间。第一绝缘层107还可以设置成图6所示形式，第一绝缘层107将衬底100除第一电极104和第二电极105以外的表面全部覆盖。在进行方块电阻的测量时，第一电极104和第二电极105可以分别作为源极和漏极，即第一电极104可以作为源极，第二电极105作为漏极，或者第一电极104作为漏极，第二电极105作为源极。第三电极106作为栅极。所述半导体测试结构10形成了MOS(metal-oxide semiconductor，金属-氧化物-半导体)结构，该MOS结构在适当的栅极偏压下将沟道反型，将第一掺杂层101和第三掺杂层103连通。通过预先调整第一掺杂层101、第二掺杂层102和第三掺杂层103的导电类型，可以使电流从第一电极104所在位置流向第二电极105所在位置，或者可以使电流从第二电极105所在位置流向第一电极104所在位置。在电流作用下，第一掺杂层101与第二掺杂层102之间的PN结处于零偏或者轻微反偏的状态。这样第二掺杂层102就处于旁路状态，从而实现对第一掺杂层101方块电阻的独立测量。

在一种实施方式中，如图7和图8所示，该半导体测试结构10还包括第二绝缘层108，该第二绝缘层108基于所述衬底100制作并覆盖于该衬底100、所述第一掺杂层101、第二掺杂层102以及第三电极106之上。可以理解的是，第二绝缘层108和第一绝缘层107的材料可以相同，再如图7所示，在第一绝缘层107仅设置在第三电极106和衬底100之间时，第三电极106和第一绝缘层107可以被包覆在第二绝缘层108内。再如图8所示，在第一绝缘层107覆盖衬底100的全部表面时，此时第二绝缘层108设置在第一绝缘层107远离衬底100一侧，并覆盖第一绝缘层107的表面。

可以理解的是，本申请实施例中的第一掺杂层101可以进行N型掺杂，也可以进行P型掺杂，第二掺杂层102的掺杂类型与第一掺杂层101相反，第三掺杂层103的掺杂类型与第一掺杂层101相同。第一掺杂层101可以进行轻掺杂，也可以进行重掺杂。第三掺杂层103可以进行轻掺杂，也可以进行重掺杂。

相应的，如图9、图10、图11和图12所示，在第三掺杂层103进行轻掺杂时，第三掺杂层103与第一电极104接触的区域可以进行与第三掺杂层103相同导电类型的重掺杂，形成第一重掺杂区109。所述第一重掺杂区109可以为N型重掺杂，也可以为P型重掺杂。通过形成第一重掺杂区109使得第一电极104和第三掺杂层103形成欧姆接触。

若第三掺杂层103与第一电极104接触的区域不进行重掺杂，第一电极104与第三掺杂层103之间则形成肖特基接触，在进行方块电阻测量时，可以控制此肖特基正向偏置。

再如图9、图10、图11和图12所示，在第一掺杂层101进行轻掺杂时，第二电极105与第一掺杂层101接触的区域可以进行与第一掺杂层101相同导电类型的重掺杂，形成第二重掺杂区110。该第一重掺杂区109可以为N型重掺杂，也可以为P型重掺杂。或者如图13、图14、图15和图16所示，在半导体测试结构10中，可以仅形成第二重掺杂区110，而不在第一电极104位置处形成第一重掺杂区109。

例如，在第一掺杂层101和第三掺杂层103为N型掺杂，第二掺杂层102为P型掺杂时，在进行方块电阻测量时，电流从第二电极105所在位置流向第一电极104所在位置。当第一掺杂层101和第三掺杂层103为P型掺杂，第二掺杂层102为N型掺杂时，在进行方块电阻测量时，电流从第一电极104所在位置流向第二电极105所在位置。电流在流经方块电阻区域时，会在其中产生电压降，并且使靠近第三电极106区域的PN结反偏。为了保证测量方块电阻的精度，避免PN结进入强反偏时耗尽层对测量精度的影响，可以根据预先估计的方块电阻值在第一电极104、第二电极105和第三电极106处施加合理的电流。

在另一种优选实施方式中，如图17、图18、图19和图20所示，所述第三电极106可以向靠近所述第一电极104的方向延伸至所述第一重掺杂区109的上方与该第一重掺杂区109部分重叠合。通过将第三电极106和第一重掺杂区109形成部分重合，可以减少测试结构中的寄生电阻。

可以理解的是，使用本申请实施例中的半导体测试结构10进行方块电阻的测量时，需要保证第一电极104和第三电极106之间的方块电阻的数量，与第二电极105与第三电极106之间的方块电阻的数量不同，因此，可以在进行测量时，可以根据实际需要预先调整确定测试电路中第一电极104和第三电极106之间的方块电阻的数量，以及第二电极105与第三电极106之间的方块电阻的数量，以使两者不同。例如，可以预先调整确定第一电极104和第三电极106之间的方块电阻的数量为12.5，调整确定第二电极105与第三电极106之间的方块电阻的数量为7.5。本申请实施例并不限制电极之间方块电阻的数量。

如图21所示，为本申请实施例中半导体测试结构10在测量过程中的等效电路图。使用本申请实施例中的半导体测试结构10进行方块电阻的测量时，可以将第一电极104和第三电极106与测试电流源连接，通过测试电流源施加测试电流。通过第二电极105施加偏置电流，使半导体测试结构10处于导通状态。衬底100可以与测试系统中的低电位连接，在本申请实施例中可以将衬底100与第二电极105短接，从而使衬底100反偏或零偏。通过预先确定的第一电极104和第三电极106之间的方块电阻的数量以及第二电极105和第三电极106之间方块电阻的数量，进而可以计算出第一掺杂层101的方块电阻的大小。

具体的，可以采用以下公式计算：

其中，Rsh为第一掺杂层101的方块电阻，Iforce为测试电流，V(S1，S2)为第一电极104和第三电极106之间的电压，V(S2，S3)为第二电极105和第三电极106之间的电压，n(S1，S2)为第一电极104和第三电极106之间方块电阻的数量，n(S2，S3)为第二电极105和第三电极106之间方块电阻的数量。如前所述，n(S1，S2)和n(S2，S3)可以根据测试需要预先在测试电路中调整确定。

综上所述，本申请实施例中的半导体测试结构10通过在衬底100上形成第一掺杂层101和第二掺杂层102，并在第一掺杂层101和第二掺杂层102以外的衬底100中制作形成第一电极104，在第一掺杂层101和第二掺杂层102内形成第二电极105，并在第一电极104和第二电极105之间形成第三电极106。第三电极106覆盖第二掺杂层102中形成的沟道区121，在进行方块电阻测量时，可以通过第一电极104和第二电极105施加测试电流，并可以通过第三电极106施加偏置电流。这样的结构第三电极106可以在适当的偏压下将沟道反型，将第一掺杂层101和第三掺杂层103连通，使第一掺杂层101与第二掺杂层102之间的PN结处于零偏或轻微反偏的状态。这样，第二掺杂层102在方块电阻测量中处于旁路状态，从而可以实现对第一掺杂层101中方块电阻的独立测量。同时，该半导体测试结构10在测试中，可以消除测试结构的寄生电阻、系统的寄生电阻、探针与金属层的接触电阻、以及接触区或开尔文连接处对方块电阻区的影响，提高方块电阻测量的精度。该半导体测试结构10可以在众多器件制作工艺中形成，应用范围广。

本申请实施例还提供了一种半导体测试结构10的制造方法，如图22所示，该制造方法包括以下步骤S100至步骤S105。

步骤S100，提供一掺杂的衬底100。

步骤S102，从所述衬底100的一侧向该衬底100进行掺杂处理形成位于该衬底100内的第二掺杂层102、以及向该第二掺杂层102进行再次掺杂形成位于该第二掺杂层102内的第一掺杂层101，使衬底100除第一掺杂层101和第二掺杂层102之外的部分形成第三掺杂层103。

如前所述，本申请实施例并不限制衬底100的具体材料，在对衬底100进行掺杂时，可以根据预先确定的掺杂类型向衬底100中注入不同类型的杂质，从而形成不同导电类型的掺杂层。在本申请实施例中，衬底100可以进行N型掺杂，通过掺杂P型杂质，在衬底100内形成第二掺杂层102。再在第二掺杂层102内掺杂N型杂质，形成第一掺杂层101。第一掺杂层101与第三掺杂层103具有相同的导电类型，第二掺杂层102的导电类型与两者相反。可以理解的是，第一掺杂层101和第三掺杂层103也可以形成P型掺杂，第二掺杂层102形成N型掺杂，本申请实施例并不做出限制。

步骤S103，在所述衬底100一侧制作位于所述第一掺杂层101和第二掺杂层102之外的第一电极槽，以及从所述第一掺杂层101的一侧制作延伸至所述第二掺杂层102的第二电极槽。

第一电极槽和第二电极槽可以采用深槽接触孔技术形成，第一电极槽用于制作第一电极104，第二电极105槽用于制作第二电极105。第一电极槽位于第三掺杂层103内，第二电极槽贯穿第一掺杂层101，其底部位于第二掺杂层102内。第一电极槽可以靠近第一掺杂层101和第二掺杂层102，但不与第二掺杂层102相接触。

步骤S104，分别在所述第一电极槽以及第二电极槽内填充电极材料，形成第一电极104和第二电极105；所述第一电极104延伸至所述衬底100内部未与所述第一掺杂层101和第二掺杂层102接触，所述第二电极105从所述第一掺杂层101的一侧延伸至所述第二掺杂层102；所述第二掺杂层102位于所述第一掺杂层101和第三掺杂层103之间的区域表面形成位于第一电极104和第二电极105之间的沟道区121。

在制作完成第一电极槽和第二电极槽后，可以在其中填充电极材料。填充在第一电极槽内的材料形成第一电极104，填充在第二电极槽内的材料形成第二电极105。

在另一种实施方式中，在制作第一电极槽和第二电极槽之前或之后，可以在第三掺杂层103中靠近第一电极104槽侧壁的部分区域进行重掺杂，形成第一重掺杂区109。在第一掺杂层101中靠近第二电极105槽侧壁的部分区域进行重掺杂，形成第二重掺杂区110。第一重掺杂区109掺杂的杂质类型与第三掺杂区掺杂的杂质类型相同，第二重掺杂区110掺杂的杂质类型与第一掺杂区掺杂的杂质类型相同。由于第一掺杂区与第三掺杂区的导电类型相同，因此，第一重掺杂区109和第二重掺杂区110可以形成N型重掺杂或P型重掺杂。

步骤S105，在所述第一电极104和第二电极105之间制作第三电极106，所述第三电极106设置在所述第一电极104和第二电极105之间覆盖于所述沟道区121之上。

第三电极106制作于第一电极104和第二电极105之间，但本申请实施例并不限制各个电极的制作顺序。可以理解的是，第三电极106与衬底100之前还可以制作一层绝缘材料，形成第一绝缘层107。第三电极106制作于第一绝缘层107上，第一绝缘层107可以采用二氧化硅，第三电极106可以采用多晶硅。

可以理解的是，在本申请实施例中，第三电极106还可以在制作第一掺杂层101和第二掺杂层102之前形成。第三电极106也可以在制作形成第一掺杂层101和第二掺杂层102之后形成，本申请实施例并不限制第三电极106的制作先后顺序。

在另一种具体实施方式中，该制造方法还包括步骤S106。

步骤S106，基于所述衬底100制作并覆盖于该衬底100、所述第一掺杂层101、第二掺杂层102以及第三电极106之上的绝缘材料，形成第二绝缘层108。

第二绝缘层108可以将第三电极106覆盖，并且可以将第一电极104和第二电极105之间的衬底100表面覆盖。第二绝缘层108也可以采用二氧化硅或者其他绝缘材料。

本申请实施例还提供了一种方块电阻测量方法，应用于上述半导体测试结构10，如图23所示，该测试方法包括以下步骤201和步骤202。

步骤S200，如图24所示，将所述第一电极104、第二电极105与测试电流源连接，所述第三电极106与偏置电流源连接，所述衬底100与所述第二电极105短接。

步骤S201，测量所述第一电极104和第三电极106之间的第一电压，以及所述第二电极105和第三电极106之间的第二电压。

在将半导体测试结构10通过开尔文连接法与测试电路连接完成后，可以测量第一电极104和第三电极106之间的第一电压，以及所述第二电极105和第三电极106之间的第二电压。

步骤S202，根据所述第一电压和第二电压，计算得到所述第一掺杂层101的方块电阻。

如前所述，第一电极104和第三电极106之间的方块电阻的数量不等于第二电极105和第三电极106之间方块电阻的数量。具体的，可以采用以下公式计算出第一掺杂层101的方块电阻的大小：

其中，R_sh为第一掺杂层101的方块电阻，I_force为测试电流，V(S1，S2)为第一电极104和第三电极106之间的电压，V(S2，S3)为第二电极105和第三电极106之间的电压，n(S1，S2)为预先确定的第一电极104和第三电极106之间方块电阻的数量，n(S2，S3)为预先确定的第二电极105和第三电极106之间方块电阻的数量。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (11)

1.一种半导体测试结构，其特征在于，包括：

衬底；

位于所述衬底内的第一掺杂层和第二掺杂层，所述第一掺杂层位于所述第二掺杂层内，所述衬底除所述第一掺杂层和第二掺杂层之外的区域形成第三掺杂层，其中，所述第一掺杂层与所述第三掺杂层的导电类型相同，所述第二掺杂层与所述第三掺杂层的导电类型相反；

基于所述衬底制作形成的第一电极和第二电极，所述第一电极从所述衬底一侧延伸至所述衬底内部未与所述第一掺杂层和第二掺杂层接触；所述第二电极从所述第一掺杂层的一侧延伸至所述第二掺杂层，所述第二掺杂层位于所述第一掺杂层和第三掺杂层之间的区域表面形成位于第一电极和第二电极之间的沟道区；

第三电极，所述第三电极设置在所述第一电极和第二电极之间覆盖于所述沟道区之上。

2.根据权利要求1所述的半导体测试结构，其特征在于，该半导体测试结构还包括：基于所述衬底制作于所述第三电极与所述衬底之间的第一绝缘层。

3.根据权利要求1所述的半导体测试结构，其特征在于，该半导体测试结构还包括：

基于所述衬底制作并覆盖于该衬底、所述第一掺杂层、第二掺杂层以及第三电极之上的第二绝缘层。

4.根据权利要求1至3任意一项所述的半导体测试结构，其特征在于，所述衬底与所述第一电极接触的位置处掺杂有N型杂质或P型杂质，形成第一重掺杂区。

5.根据权利要求4所述的半导体测试结构，其特征在于，所述第三电极向靠近所述第一电极的方向延伸至所述第一重掺杂区的上方与该第一重掺杂区部分重叠。

6.根据权利要求1至3任意一项所述的半导体测试结构，其特征在于，所述第一掺杂层与所述第二电极接触的位置处掺杂有N型杂质或P型杂质，形成第二重掺杂区。

7.根据权利要求1所述的半导体测试结构，其特征在于，所述第一掺杂层掺杂有N型杂质，所述第二掺杂层掺杂有P型杂质，所述第三掺杂层掺杂有N型杂质。

8.一种半导体测试结构的制造方法，其特征在于，包括：

提供一掺杂的衬底；从所述衬底的一侧向该衬底进行掺杂处理形成位于该衬底内的第二掺杂层、以及向该第二掺杂层进行再次掺杂形成位于该第二掺杂层内的第一掺杂层，使衬底除第一掺杂层和第二掺杂层之外的部分形成第三掺杂层；

在所述衬底一侧制作位于所述第一掺杂层和第二掺杂层之外的第一电极槽，以及从所述第一掺杂层的一侧制作延伸至所述第二掺杂层的第二电极槽；

分别在所述第一电极槽以及第二电极槽内填充电极材料，形成第一电极和第二电极；所述第一电极延伸至所述衬底内部未与所述第一掺杂层和第二掺杂层接触，所述第二电极从所述第一掺杂层的一侧延伸至所述第二掺杂层；所述第二掺杂层位于所述第一掺杂层和第三掺杂层之间的区域表面形成位于第一电极和第二电极之间的沟道区；及

在所述第一电极和第二电极之间制作第三电极，所述第三电极设置在所述第一电极和第二电极之间覆盖于所述沟道区之上。

9.根据权利要求8所述的半导体测试结构的制造方法，其特征在于，在所述第一电极和第二电极之间制作第三电极的步骤之前，该制造方法还包括：

基于所述衬底与所述沟道区对应的位置制作绝缘材料，形成第一绝缘层；在所述第一电极和第二电极之间制作第三电极的步骤包括：在所述第一绝缘层远离所述衬底一侧制作所述第三电极。

10.根据权利要求9所述的半导体测试结构的制造方法，其特征在于，该制造方法还包括：

基于所述衬底制作并覆盖于该衬底、所述第一掺杂层、第二掺杂层以及第三电极之上的绝缘材料，形成第二绝缘层。

11.一种方块电阻测量方法，其特征在于，应用于权利要求1至7任意一项所述的半导体测试结构，该测量方法包括：

将所述第一电极、第二电极与测试电流源连接，所述第三电极与偏置电流源连接，所述衬底与所述第二电极短接；

测量所述第一电极和第三电极之间的第一电压，以及所述第二电极和第三电极之间的第二电压；

根据所述第一电压、第二电压、计算得到所述第一掺杂层的方块电阻，其中，通过如下公式计算所述第一掺杂层的方块电阻：

式中，R_sh为所述第一掺杂层的方块电阻，I_force为所述测试电流源所产生的测试电流，V(S1,S2)为所述第一电压，V(S2,S3)为所述第二电压，n(S1,S2)为所述第一电极与所述第二电极之间方块电阻的数量，n(S2,S3)为所述第二电极与所述第三电极之间方块电阻的数量。

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