CN112542444B - 半导体器件 - Google Patents

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Abstract

本发明公开了一种半导体器件。所述半导体器件包括：半导体衬底；设于所述半导体衬底一侧的第一阱区；设于所述第一阱区内的器件区；贯穿所述半导体衬底和所述第一阱区的硅通孔结构，所述硅通孔结构包括导电层以及环绕所述导电层设置的绝缘层；以及，设于所述第一阱区内，且隔开所述器件区与所述硅通孔结构的第二阱区，所述第一阱区与所述第二阱区的导电类型不同。本发明能够减小硅通孔结构处的寄生电容在相邻器件电气测量中的影响，从而减小电气测量误差。

Description

半导体器件
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件。
背景技术
TSV(Through Silicon Via，硅通孔)结构可以贯穿晶圆背面的衬底，实现垂直电气互联，是3D堆叠集成和3D封装中的关键技术。硅通孔结构主要包括贯穿衬底的导电层以及环绕导电层设置的绝缘层，绝缘层用于将导电层与衬底进行隔离。
但是，衬底中一般会形成阱区，硅通孔结构中的导电层、绝缘层与硅通孔结构所在的阱区会形成环绕硅通孔结构的寄生电容，在对硅通孔结构相邻的器件进行电气测量时，硅通孔结构处的寄生电容会导致测量出现较大误差，例如，在测量MOS电容时，MOS管内部栅氧化层和栅极与衬底间形成栅氧电容Cox，测试信号施加在栅极和衬底上时，硅通孔结构处的寄生电容Ctsv会与栅氧电容Cox并联，使测试栅氧电容值偏大，从而使测得的栅氧化层厚度变薄，出现误差。
发明内容
本发明提供一种半导体器件，能够减小硅通孔结构处的寄生电容在相邻器件电气测量中的影响，从而减小测量误差。
本发明提供了一种半导体器件，包括：
半导体衬底；
设于所述半导体衬底一侧的第一阱区；
设于所述第一阱区内的器件区；
贯穿所述半导体衬底和所述第一阱区的硅通孔结构，所述硅通孔结构包括导电层以及环绕所述导电层设置的绝缘层；以及，
设于所述第一阱区内，且隔开所述器件区与所述硅通孔结构的第二阱区，所述第一阱区与所述第二阱区的导电类型不同。
进一步优选的，所述第一阱区为P型阱区，所述第二阱区为N型阱区，所述第一阱区与所述第二阱区交界处形成PN结构。
进一步优选的，所述第二阱区环绕所述硅通孔结构设置。
进一步优选的，所述半导体器件还包括位于所述第一阱区内且设置于所述第二阱区之上的隔离层，所述隔离层与所述第二阱区一起隔开所述器件区与所述硅通孔结构。
进一步优选的，所述器件区包括位于所述第一阱区内且间隔设置的源极区和漏极区，位于所述源极区和漏极区之间的第一阱区上的栅极氧化层，以及位于所述栅极氧化层上的栅极；
所述栅极与所述硅通孔结构中的所述导电层电性连接。
进一步优选的，所述第一阱区为P型阱区，所述源极区和所述漏极区为N型掺杂区。
进一步优选的，所述半导体器件还包括位于所述第一阱区内且包围所述器件区的第三阱区，所述第三阱区与所述第一阱区的导电类型不同。
进一步优选的，所述第一阱区为P型阱区，所述第三阱区为N型阱区，所述源极区和所述漏极区为N型掺杂区。
进一步优选的，所述器件区还包括位于所述源级区背离所述漏极区一侧且与所述源极区间隔设置的第一掺杂区，以及位于所述漏极区背离所述源极区一侧且与所述漏极区间隔设置的第二掺杂区；
所述第一掺杂区、所述第二掺杂区与所述源极区的导电类型相同。
进一步优选的，所述第二阱区与所述硅通孔结构之间水平方向上的间距大于1微米，所述第二阱区与所述器件区之间水平方向上的间距大于1微米，所述第二阱区水平方向上的宽度大于1微米。
本发明的有益效果为：在第一阱区中设置第二阱区，通过第二阱区隔开贯穿半导体衬底和第一阱区的硅通孔结构和第一阱区中的器件区，且第一阱区与第二阱区的导电类型不同，以形成与硅通孔结构处的寄生电容相串联的电容，在对硅通孔结构的相邻器件进行电气测量时，减小硅通孔结构处寄生电容带来的影响，从而减小电气测量误差，同时降低半导体器件出现漏电的几率。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的半导体器件的一个结构示意图；
图2为现有技术中栅氧电容电气测量时的等效电路图；
图3为本发明实施例中栅氧电容电气测量时的一个等效电路图；
图4为本发明实施例提供的半导体器件的另一个结构示意图；
图5为本发明实施例中栅氧电容电气测量时的另一个等效电路图。
具体实施方式
这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
在本发明的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
参见图1，是本发明实施例提供的半导体器件的结构示意图。
如图1所示，本发明实施例提供的半导体器件包括半导体衬底1、设于半导体衬底1一侧的第一阱区2、设于第一阱区2内的器件区3和硅通孔结构5。其中，半导体衬底1可以是硅衬底、锗衬底，也可以是包括其他元素的衬底。半导体衬底1中可以掺入微量的三价元素，如硼、铟、镓、铝等，构成P型半导体衬底，半导体衬底1中也可以掺入微量的五价元素，如磷、锑、砷等，构成N型半导体衬底。本实施例中的半导体衬底1优选为P型半导体衬底。
第一阱区2设于半导体衬底1一侧，且位于半导体衬底1的顶部。本实施例中的第一阱区2优选为P型阱区，具体地，通过在第一阱区2中注入P型掺杂，使第一阱区2形成P型阱区。
器件区3设于第一阱区2内，本实施例中，器件区3为MOS管，MOS管包括设置在第一阱区2内的源极区31和漏极区32，以及依次设置在源极区31与漏极区32之间沟道上的栅极氧化层6和栅极7。源极区31和漏极区32的导电类型相同，源极区31通过掺杂离子可以形成源极，漏极区32通过掺杂离子可以形成漏极，源极区31与漏极区32之间可以形成沟道。栅极氧化层6位于源极区31与漏极区32之间的沟道上，栅极氧化层6上还形成有栅极7，MOS管中的栅极氧化层6与其两侧的栅极7和第一阱区2共同形成栅氧电容Cox。其中，栅极7的材料可以为多晶硅。
硅通孔结构5纵向贯穿半导体衬底1以及第一阱区2，且硅通孔结构5包括纵向贯穿半导体衬底1以及第一阱区2的导电层51，以及环绕导电层51设置的绝缘层52，绝缘层52用于将导电层51与半导体衬底1相隔离。硅通孔结构5中的导电层51与MOS管中的栅极7电性连接，以将半导体器件内部的线路从半导体衬底1的背面引出，实现与其他半导体器件的连接。其中，导电层51的材料可以包括铜、钨、多晶硅等。
由于绝缘层52位于导电层51和第一阱区2之间，导致绝缘层52与其两侧的导电层51和第一阱区2形成寄生电容Ctsv。现有技术中，寄生电容Ctsv的一端通过导电层51与栅氧电容Cox的一端电性连接，寄生电容Ctsv的另一端通过第一阱区2与栅氧电容Cox的另一端电性连接，如图2所示。
在对栅氧电容Cox进行电气测量时，测试信号T1、T2分别施加到栅氧电容Cox的两端，导致寄生电容Ctsv与栅氧电容Cox并联，如图2所示，进而导致测得的栅氧电容Cox的电容值为寄生电容Ctsv的实际电容值与栅氧电容Cox的实际电容值之和，相对于栅氧电容Cox的实际电容值偏大，进而导致测得的栅极氧化层6的厚度相对于栅极氧化层6的实际厚度来说变薄，从而出现测量误差。
基于此，本实施例在第一阱区2中形成第二阱区4，如图1所示，即半导体器件还包括位于第一阱区2中的第二阱区4，且第二阱区4位于硅通孔结构5与器件区3之间，以将硅通孔结构5与器件区3分隔开。
第二阱区4与第一阱区2的导电类型不同，例如，在第一阱区2为P型阱区时，第二阱区4为N型阱区。具体地，通过在第二阱区4中垂直注入N型掺杂，使第二阱区4形成N型阱区。第二阱区4与硅通孔结构5之间具有一定的间距，例如水平方向上间距大于1微米，第二阱区4与器件区3之间具有一定的间距，例如水平方向上间距大于1微米，第二阱区4本身具有一定的宽度，例如水平方向上间距大于1微米，以保证第一阱区2与第二阱区4的交界处能够形成PN结。其中，第二阱区4的宽度是指第二阱区4水平方向上的长度。
由于第二阱区4的两侧均为第一阱区2，因此第二阱区4与其一侧的第一阱区2可以构成一个PN结构，第二阱区4与其另一侧的第一阱区2可以构成另一个PN结构。每个PN结构中会形成一个PN结电容，如图1所示，第二阱区4与其左侧第一阱区2的交界处，形成一个PN结电容Cpn1，第二阱区4与其右侧第一阱区2的交界处，形成一个PN结电容Cpn2。而PN结电容Cpn1的一端通过第一阱区2与寄生电容Ctsv电性连接，PN结电容Cpn1的另一端通过第二阱区4与PN结电容Cpn2的一端电性连接，PN结电容Cpn2的另一端通过第一阱区4与栅氧电容Cox的一端电性连接，而栅氧电容Cox的另一端通过导电层51与寄生电容Ctsv的另一端电性连接。
在对栅氧电容Cox进行电气测量时，测试信号T1、T2分别施加到栅氧电容Cox的两端，使得寄生电容Ctsv与PN结电容Cpn1、PN结电容Cpn2串联后再与栅氧电容Cox并联，如图3所示。由于寄生电容Ctsv、PN结电容Cpn1、PN结电容Cpn2相串联，减小该支路的电容值，再将该支路与栅氧电容Cox并联，使得测得的栅氧电容Cox的电容值为该支路的电容值与栅氧电容Cox的实际电容值之和，而该支路的电容值小于寄生电容Ctsv的电容值，因此相对于现有技术来说，本实施例测得的栅氧电容Cox的电容值更接近栅氧电容Cox的实际电容值，从而减小寄生电容Ctsv对栅氧电容Cox电气测量的影响，减小测量误差。另外，第二阱区4将硅通孔结构5与器件区3分隔开可以降低半导体器件漏电几率。
由于硅通孔结构5中的绝缘层52环绕导电层51设置，导致形成环绕硅通孔结构5的寄生电容Ctsv，因此第二阱区4可以环绕硅通孔结构5设置，以将硅通孔结构5与其周围所有的器件区3都分隔开，以在降低漏电几率的同时，降低硅通孔结构5处寄生电容Ctsv对其周围所有器件的影响。
另外，第一阱区2内还形成有隔离层8，由于第二阱区4位于第一阱区2的非激活区，即第二阱区4无需与衬底1上的其他膜层接触，因此隔离层8可以位于第二阱区4上，以使隔离层8与第二阱区4一起隔开器件区3和硅通孔结构5。另外，隔离层8还可以位于第一阱区2的其他非激活区。
在一个实施方式中，器件区3处的MOS管可以为NMOS管，在第一阱区2为P型阱区时，器件区3中的源极区31和漏极区32为N型掺杂区，具体地，通过向源极区31和漏极区32中注入N型掺杂，使源极区31和漏极区32形成N型掺杂区。器件区3中还形成有第一掺杂区33和第二掺杂区34，第一掺杂区33位于源极区31背离漏极区32的一侧，第二掺杂区34位于漏极区32背离源极区31的一侧，且第一掺杂区33与源极区31之间形成有浅槽隔离，第二掺杂区33与漏极区32之间形成有浅槽隔离。其中，第一掺杂区33和第二掺杂区34与源极区31和漏极区32的导电类型不同，即在第一阱区2为P型阱区时，源极区31和漏极区32为N型掺杂区，第一掺杂区33和第二掺杂区34可以为P型掺杂区，具体地，通过向第一掺杂区33和第二掺杂区34中注入P型掺杂，使第一掺杂区33和第二掺杂区34形成高浓度P型掺杂区。第一掺杂区33和第二掺杂区34用于将第一阱区2引出，使外部施加偏置电压到第一阱区2，以给NMOS管提供不同的基底偏置电压。
在另一个实施方式中，器件区3处的MOS管可以为PMOS管，在第一阱区2为P型阱区时，第一阱区2中还形成有第三阱区9，器件区3设于第三阱区9内，即第三阱区9包围器件区3，且该第三阱区9可以为N型阱区，如图4所示，具体地，通过向第三阱区9中注入N型掺杂，使第三阱区9形成N型阱区。由于第三阱区9为N型阱区，第一阱区2为P型阱区，因此第三阱区9与第一阱区2同样构成PN结构，即第三阱区9与其左侧第一阱区2的结合处形成PN结电容Cpn3，PN结电容Cpn3连接在PN结电容Cpn2与栅氧电容Cox之间，如图5所示。
在对栅氧电容Cox进行电气测量时，测试信号T1、T2分别施加到栅氧电容Cox的两端，使得寄生电容Ctsv与PN结电容Cpn1、PN结电容Cpn2、PN结电容Cpn3串联后再与栅氧电容Cox并联，如图5所示。由于寄生电容Ctsv、PN结电容Cpn1、PN结电容Cpn2、PN结电容Cpn3相串联，减小该支路的电容值，再将该支路与栅氧电容Cox并联，使得测得的栅氧电容Cox的电容值为该支路的电容值与栅氧电容Cox的实际电容值之和，而该支路的电容值小于寄生电容Ctsv的电容值，因此相对于现有技术来说，本实施例测得的栅氧电容Cox的电容值更接近栅氧电容Cox的实际电容值，从而减小寄生电容Ctsv对栅氧电容Cox电气测量的影响，减小测量误差。
在第三阱区9为N型阱区时，器件区3中的源极区31和漏极区32为P型掺杂区，具体地，通过向源极区31和漏极区32中注入P型掺杂，使源极区31和漏极区32形成P型掺杂区。器件区3中还形成有第一掺杂区33和第二掺杂区34，第一掺杂区33位于源极区31背离漏极区32的一侧，第二掺杂区34位于漏极区32背离源极区31的一侧，且第一掺杂区33与源极区31之间形成有浅槽隔离，第二掺杂区33与漏极区32之间形成有浅槽隔离。其中，第一掺杂区3、第二掺杂区34与源极区31和漏极区32的导电类型不同，即在第三阱区9为N型阱区时，源极区31和漏极区32为P型掺杂区，第一掺杂区33和第二掺杂区34可以为N型掺杂区，具体地，通过向第一掺杂区33和第二掺杂区34中注入N型掺杂，使第一掺杂区33和第二掺杂区34形成高浓度N型掺杂区。第一掺杂区33和第二掺杂区34用于将第三阱区9引出，使外部施加偏置电压到第三阱区9，以给PMOS管提供不同的基底偏置电压。
由上述可知，本发明实施例提供的半导体器件，能够在第一阱区2中设置第二阱区4，通过第二阱区4隔开贯穿半导体衬底1和第一阱区2的硅通孔结构5和第一阱区2中的器件区3，且第一阱区2与第二阱区4的导电类型不同，以形成与硅通孔结构5处的寄生电容相串联的电容，在对硅通孔结构5的相邻器件进行电气测量时，减小硅通孔结构5处寄生电容带来的影响，从而减小测量误差。另外，第一阱区2和第二阱区4之间形成隔离的PN结，可以降低半导体器件的漏电几率。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种半导体器件，其特征在于，包括：
半导体衬底；
设于所述半导体衬底一侧的第一阱区；
设于所述第一阱区内的器件区；
贯穿所述半导体衬底和所述第一阱区的硅通孔结构，所述硅通孔结构包括导电层以及环绕所述导电层设置的绝缘层；以及，
设于所述第一阱区内，且隔开所述器件区与所述硅通孔结构的第二阱区，所述第一阱区与所述第二阱区的导电类型不同；
所述第一阱区与所述第二阱区交界处形成PN结电容，所述绝缘层两侧形成寄生电容，所述器件区中形成栅氧电容，在对所述器件区进行电气测量时，所述PN结电容和所述寄生电容串联后与所述栅氧电容并联。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一阱区为P型阱区，所述第二阱区为N型阱区，所述第一阱区与所述第二阱区交界处形成PN结构。
3.根据权利要求1所述的半导体器件，其特征在于，所述第二阱区环绕所述硅通孔结构设置。
4.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述第一阱区内且设置于所述第二阱区之上的隔离层，所述隔离层与所述第二阱区一起隔开所述器件区与所述硅通孔结构。
5.根据权利要求1所述的半导体器件，其特征在于，所述器件区包括位于所述第一阱区内且间隔设置的源极区和漏极区，位于所述源极区和所述漏极区之间的第一阱区上的栅极氧化层，以及位于所述栅极氧化层上的栅极；
所述栅极与所述硅通孔结构中的所述导电层电性连接。
6.根据权利要求5所述的半导体器件，其特征在于，所述第一阱区为P型阱区，所述源极区和所述漏极区为N型掺杂区。
7.根据权利要求5所述的半导体器件，其特征在于，所述半导体器件还包括位于所述第一阱区内且包围所述器件区的第三阱区，所述第三阱区与所述第一阱区的导电类型不同。
8.根据权利要求7所述的半导体器件，其特征在于，所述第一阱区为P型阱区，所述第三阱区为N型阱区，所述源极区和所述漏极区为N型掺杂区。
9.根据权利要求5所述的半导体器件，其特征在于，所述器件区还包括位于所述源极区背离所述漏极区一侧且与所述源极区间隔设置的第一掺杂区，以及位于所述漏极区背离所述源极区一侧且与所述漏极区间隔设置的第二掺杂区；
所述第一掺杂区、所述第二掺杂区与所述源极区的导电类型不同。
10.根据权利要求1所述的半导体器件，其特征在于，所述第二阱区与所述硅通孔结构之间水平方向上的间距大于1微米，所述第二阱区与所述器件区之间水平方向上的间距大于1微米，所述第二阱区水平方向上的宽度大于1微米。
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